Chip123 科技應用創新平台

標題: Cadrnce tools 二人畫同樣的schematic為何量測delay之數據會不同? [打印本頁]

---

作者: 君婷    時間: 2007-10-20 10:31 PM
標題: Cadrnce tools 二人畫同樣的schematic為何量測delay之數據會不同?
我和同學使用cadence tools 畫所設計的全加器的schematic而跑pri-sim時順便測delay並計算每個clock的總平均延遲時間，但發現
9 }4 x% O3 n. Y* K# T到我測出的總平均延遲時間 與同學畫的所量測出來的居然不同!
0 E) e3 P% x  {/ l1 p6 e簡單點的說就是2人明明都畫一樣的電路 但測量每1個clock 的delay時間居然都不同? 電路波形我們有跑hspice看過沒有錯喔!
小妹現在想請教一下!
cadence tools畫schematic時 是不是在composer視窗裡所畫的電路圖其連接線畫長畫短  都會影響跑pri-sim時 測量出的delay時間皆不同?????
/ \1 g! L' N5 R5 o3 M. ?6 p不是只有畫layout時 才會因個人layout功力，使得跑post-sim時所測出的delay會不同嗎? 畫schematic也需要技巧? 否則影響pri-sim的結果?
8 I& j% ^! e' r8 K+ ^4 l我不過schematic畫的較隨便 為了趕時間 拉線拉的很難看 ，電路畫的很大 ，而同學是畫的很小，但我們測出的每一個clock的delay時間卻不同
請問一下先進們  ，關於畫schematic 隨便畫 與畫的很好看 對於跑pri-sim 測delay時會有差別影響嗎? 畫schematic時不能隨便畫的難看嗎? 不是只要電路接對 跑pri-sim 時 波形正確不就好嗎?  是畫layout時才要講求技巧讓post-sim的波形能很好吧!

麻煩大大們能告訴我 cadence tools的使用經驗，因為我們老師時常開會 又找不到他問了!  謝謝^^

---

作者: shaq    時間: 2007-10-21 12:17 AM
首先，check PMOS % NMOS 的長寬比是否一致？
還有所使用的製程檔是否一致（連 model file 的版號都要一樣）？
9 @  f$ o0 _6 p  p. B. v基本上，composer畫的電路圖之連接線並不會影響 delay time，
) a0 l+ ^& @# x" Y% o2 f+ Z4 t) C因為 composer 只是將電路圖轉成 spice netlist 檔而已...

---

作者: m851055    時間: 2007-10-21 07:19 AM
電路圖之連接線並不會影響 delay time，可以檢查spice model是否使用相同的files，再檢查MOS的size是否相同。

---

作者: Oo海闊天空oO    時間: 2007-10-21 03:50 PM
有可能就是因為畫的很隨便~~
) K) Z+ c- s0 P+ ]# z所以長寬比不小心設錯~~
4 U' B0 B. e6 @/ W小心檢查一下吧

---

作者: mt7344    時間: 2007-10-22 09:41 AM
CHECK一下 DRC/ERC/LVS/LPE 的結果!!
! F! L+ m6 L5 B' j6 C! Q$ q, X看一下  哪邊的差異比較大!!  應該可以找出問題點在哪裡!!

---

作者: stu0804    時間: 2007-10-24 01:56 PM
相信在學校上課老師給大家的製程檔案相同, 應該去注意一下你和朋友電路N/PMOS的長寬比

---

作者: yhchang    時間: 2008-2-2 10:23 PM
標題: 回復 1# 的帖子
感覺 妳們兩個人的電路應該是不一樣的
一定有哪邊設錯
; y% y  o6 w+ f- N' F你可以把兩個人的 Netlist 拿出來
+ N0 x' d7 x( P0 J用工作站指令 diff去比較

. K6 l/ _9 l4 ]* x2 C- h同上面的大大所說
' l$ h8 r) ~3 A你的schematic 不管線 連得多長
其實Netlist 出來都是當成 short在一起

---

歡迎光臨 Chip123 科技應用創新平台 (http://www.chip123.com.tw/)

Powered by Discuz! X3.2