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標題: charge pump 鎖相環電路LPF參數如何確定？ [打印本頁]
作者: liangshangquan    時間: 2007-10-29 08:35 PM
標題: charge pump 鎖相環電路LPF參數如何確定？
我在設計一個charge pump 鎖相環電路，已經流片一次了。LPF電容采用外接。現在需要將LPF 電容改版，放在chip里面。現在遇到了一些問題，希望朋友們能幫助我下下。3 k& j* z3 a/ P9 V

6 X: `) ^- p+ u. L. W6 B' ^! F5 M基本情況如下： 5 D6 J2 g$ Y# \) v: f
1）0.35um的CMOS工艺7 u  t8 x# u" b" c# }  v
2) LPF是三阶的傳統結構，电容采用PIP电容，由于面积的限制，总的C的大小大概为1nF。. ~. U; {* i! U( |- p! y/ ~. ?
3) PLL的输入频率范围可以是6-160MHz之间变化的，输出频率范围是在96-400MHz范围变化的。
! k9 L) f* O2 Y4) VCO的输出有个分频模块，在環路內可以 實現 4、 8、 16、 32的分频控制。
0 P/ V3 o, ?6 p1 M+ C* K, N. J& y) Y! y' g8 @" y  K. f1 y7 K
經matlab計算和電路遇到的問題：9 s, u! w; C2 B8 K7 t9 o. D1 K
1）由于主滤波器的电容太小，我的LPF出来电压纹波很大，我早上算了下，由500多个ppm。多大的波紋是可以 容忍的？設計 時該如何減小呢？) G8 g3 _1 C" ?/ D
2）电路做trans仿真，可以完成鉴频并且锁定。但是無法實現零相差，相位上总是反馈信号要超前參考信號一些。从charge pump的控制电平上看，总是在给LPF充电，可是总是充不到所要的电压上。這是什么原因，該如何解決呢？3 G% ?( _9 J, ~$ B4 K
3） 根據如前的應用頻率，我的交叉頻率多大最為合理。可是如果是100－200K rad/s，主濾波器的電容無法做到nF 的數量級。8 a# t' m9 _1 d$ I# }5 v4 i0 Z( H& n: o

, L3 e: i8 w9 X/ W( l- [' g8 x0 T請高手為小女子指點迷津，謝謝
作者: simenkid    時間: 2007-10-29 10:11 PM
1) 設計時通常是縮小您的迴路頻寬或是增加阻尼即可$ w% d! A0 i, s3 P1 v+ ^
2) 看不太懂您的意思.... 但我參您可以檢查一下充放電電流的匹配度
7 g( [9 e+ _8 ]5 S. n# N5 H　鎖相不一定要0相差才是鎖相, 要看相位頻率偵測器的種類, 只要回授訊號與參考訊號之間有一固定相位差即可
+ t2 [3 y8 _- o, C　通常不是0相差可能來自電路本身些微延遲所造成的
6 c" ]. ^6 Y) t. g# f; }3) 看不懂"交叉頻率"是什麼意思, sorry
作者: liangshangquan    時間: 2007-10-29 10:40 PM
不好意思，Eleen的一個PPT上寫的交叉頻率的概念，cross frequency。我的理解應該就是環路帶寬吧。
* {; x* l  Z% d7 G/ \9 R( \
/ Q2 k; u! U- w" v2 P5 r  z由于我的PLL 是PFD＋charge pump型的，如果我的LPF做得理想應該是可以做到相位鎖定的。
0 c/ X6 W' u$ A; s( W. O* D* p# d3 L9 R1 E
謝謝您的解答。
作者: finster    時間: 2007-10-30 01:49 AM
PFD是Phase Frequency Detector的縮寫,亦即它可判斷PLL的input和output頻率的phase及頻率的誤差,進而反應到charge pump及LPF作出反應,然後再調整VCO" G, e- h6 ]0 C+ E1 w6 u6 U5 ?
一般而言,要作到相位鎖定和charge pump比較沒有關係,真正要留意的反而是PFD電路,因為PFD電路會有dead zone的問題,而這個會造成PLL的input和output頻率有一個相位誤差存在,如何改善PFD的dead zone,目前有好幾種架構都己經有發表在paper上了
) `' t6 t4 i5 t1 M, s  n再者,即使PFD電路是採用沒有dead zone的架構,在layout的安排上也要非常小心,如果其UP及DN的path不平均對稱的話,一樣也會造成相位差存在  w6 N% n- X3 c  c# h& D: X. U. t6 I  s
- b* K  X5 g$ L5 |
如果你覺得你的ripple過大,那麼,我倒是建議你計算一下你的damping factor為多少?VCO的gain為多少?charge pump current又為多少?natural frequency又為多少?LPF的R及C1和C2又各為多少?5 F, V; w7 r5 S: E
藉由這些值可以幫助你探究你的PLL究竟是那裡出問題,前三項數值是設計PLL很重要的參數,若照你所描述,應該是你的damping factor過小吧' v! b) Z# I+ r3 B
再者,1nF的電容很大,我以前所設計過的PLL也從沒設計到這麼大的電容,150pF的電容己經幾乎是我的上限了,建議你重新檢視你PLL的各個block參數,我想,你的PLL應該沒有作最佳化的設計
作者: liangshangquan    時間: 2007-10-30 05:39 PM
謝謝二位的熱情回復。% L8 M* S+ T. Z4 M4 E& H4 B

- \7 m' B$ F! d* ^% C8 b  e3 q7 r我做了計算和仿真，我目前PLL 相位差始終存在和CP電流的匹配度影響似乎不是很大。" t! o- B( p# R5 u

& {; f% d+ ]0 z" ffinster說的 cp電流可能回事重要的原因，但是應該如何確定呢？和 LPF中的 C1的大小關系大嗎？8 R+ D% R6 ?: h& b6 V2 @6 r8 D

: t# l' L1 j$ ?' a- }6 m" G2 p0 [還有版主說的“最佳化設計”該如何驗證和實現呢？
作者: monkeybad    時間: 2007-10-30 06:58 PM
我覺得輸出clock和輸入clock存在相位差應該是正常的吧 輸出clock總是要經過一個counter除頻後才回授到PFD
& C' Q% q2 X1 z1 O2 P$ M! t) Y) a所以不可能達到0相位差 但是相位差只要是固定的就可以了
7 b0 u5 \7 [1 |( M4 d9 Q0 p5 g) W在PFD兩端的clcok才有可能存在接近0相位差的clock吧9 T' {8 V( a; `- O- I

: H! H" @) m! M3 S5 a8 I: b另外紋波電壓多大要看你的output clock的jitter能忍受多大 我覺得可以簡單的計算一下
" M( v& C. t6 |$ {0 G就是 jitter=1/(紋波低電壓時VCO output頻率)-1/(紋波高電壓時VCO output頻率)
: ]8 Q1 o* R) F大概可以估計你的紋波是不是在能容忍的範圍
7 ~& G  T  E! W一般都是蠻小的啦 而且你的LPF電容用到1n了 超大的 所以紋波應該不會太大才對
1 w( ~( h8 d) J9 H, O" K) g9 I3 Z) q+ b0 P8 j% F) K, w' j8 F
假如紋波太大那最直接的方法就是降低CP的電流 增加LPF的電容 這樣紋波就變小囉5 z9 D8 j( B8 N$ Q0 m  ^
但是PLL鎖定時間會變慢
  C' ]3 u, `; o1 y$ E8 v) B另外也要注意CP上下電流源有沒有相等4 I: H* D* U4 p2 U- g' y
  O6 o0 x' f  P$ x- ^  s' g
要最佳化首先弄清楚 PLL各個參數之間的關係 可從PLL運作的model推導公式得知
& R- N8 X9 R+ G好康相報裡面有提到一些相關的設計文件 可以先參考一下
; {9 ?; o3 H6 I/ X( S9 khttp://www.chip123.com/phpBB/viewthread.php?tid=8116&extra=page%3D4
5 a6 R5 G" p9 X* a9 w另外Razavi : Design of Analog CMOS Integrated Circuits 裡面也有講解可以參考一下
: {3 _$ M0 ~& ^3 W/ d. ~: ]
, i- d1 ]: }# P0 {0 q* [[ 本帖最後由 monkeybad 於 2007-10-30 07:07 PM 編輯 ]
作者: finster    時間: 2007-10-31 06:03 AM
PLL的設計有其數學式和相關的關係4 {4 |4 s# [0 H5 ?6 d* Y, u3 _4 [
如我建議你計算一下你的damping factor為多少?VCO的gain為多少?charge pump current又為多少?natural frequency又為多少?LPF的R及C1和C2又各為多少?
7 ?+ }, \) k$ Z: y因為這些都會影響著你所設計出來的PLL的performance,如果你都不知道不這參數所代表的函義為何,那所設計出來的PLL即使會動,其performance應該也不會太好
% m6 k+ D" U$ K/ f# L3 v6 ?* x1 }/ x# Y我上述所提的那些都在monkeybad大大所推薦的Razavi : Design of Analog CMOS Integrated Circuits中第15章有很詳細的介紹和公式推導,強烈建議你花點時間去看一下,我想,對於你設計PLL有很大的助益# n6 Z% v; ~  w, G  `, L
節錄一下書中所提的:damping factor > 0.707
1 s6 h  y* m  }& Q# [( x$ T) H為何要使用二階R-C和三階R-C的理由書中有提,另外,兩個電容的大小比例為10~15倍,至於何者為大,何者為小,書上也有提
% o& L  v  q, lVCO的gain會影響你PLL的jitter,如果沒有留意,那出來的PLL的jitter應該不會很好......
1 k( L( F$ A& J  I6 R這些,書上都有提
作者: yoyo20701    時間: 2007-11-1 08:55 PM
喔~~講的蠻詳細的~~多謝謝大大講解~~讓我又上的一課~~謝謝
7 j% n8 h9 K- k0 W3 O" f雖然我沒做過pLL~~看看也不錯ㄚ~~謝謝
作者: ilovehorn    時間: 2007-12-14 10:47 AM
標題: 回復 7# 的帖子
大大你好
2 b! Q: Y  S, z& q8 [7 n$ x我剛看了一下Razavi的PLL部分' E% ^, O( N; |
你們提到的C1與C2是不是書中的Cp與C2呢: r5 Y9 t, {1 o, T% r8 M8 |9 I5 k7 K
也就是LPF 還有抑制高頻雜訊的電容
% _0 ?' k4 W. `) r我是類比新手( H2 v# C$ G. o9 N
還請大大解惑# l8 C  G# l4 Q8 n0 O
謝謝
+ P. I" d; L( c( T; g; z6 b" u+ M2 H) L3 o1 j9 g9 M, p0 Q. B
[ 本帖最後由 ilovehorn 於 2007-12-14 10:50 AM 編輯 ]
作者: finster    時間: 2007-12-14 06:07 PM
原帖由 ilovehorn 於 2007-12-14 10:47 AM 發表
1 [5 _9 y; f5 n" `1 R大大你好
/ A4 R$ @/ a/ U  ]6 y我剛看了一下Razavi的PLL部分
  w6 r% L4 U/ _, ]  @$ M你們提到的C1與C2是不是書中的Cp與C2呢- `5 j' A. H: g1 m! g. o4 L8 q
也就是LPF 還有抑制高頻雜訊的電容3 N$ C  ~; W. e7 v' r3 A
我是類比新手- \# i% \( E' }
還請大大解惑
: s2 q) Y" Q  y" j謝謝
5 ?) r* N5 @3 z; j4 J: {; ]
* A# |4 V) k+ T
$ Z. t8 Z  ?' `6 m
沒錯
作者: fcchang    時間: 2008-7-28 09:06 AM
台大有個專做pll的教授叫劉深淵! ]; n* p6 P& s! [
他的講義裡關於這方面的介紹非常仔細7 [: Q" C8 d& M5 ]
設計上你的 c1、c2的比值，頻寬的大小
* N' A' K; R9 ]' e% \; ]* ]對所應的phase margin，damping factor
5 w" \! W' Q/ y4 b3 f9 ]! m3 i# e' f通通算出來給你
" u. S9 y$ j! F8 {不妨網上找一下
  Y% j! H$ I" h) @1 U應該會很有幫助的
作者: zhangxu2100cn    時間: 2008-12-3 02:45 PM
偶然发现这个论坛，发现真的不错，我还不是大牛，希望以后沃野能帮大家解决问题
作者: quantum    時間: 2009-1-6 03:17 PM
根据反馈系统的一般原理来理解：; A2 V, x- g0 ^' r/ ~0 d$ C
phase margin 大，则damping factor 大，ripple小，但settle time 长，7 |+ I: g) x+ c# ^' u' [. ?2 a- k
phase margin 小，则damping factor小，ripple 大，但settle time短。9 T  |0 Q; Y: x0 j0 I. T

8 R) R3 U% A, H: M- p这样理解妥当吗，呼唤大大解答！



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