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標題: 如何用verilog將變數前後補上幾個位元 [打印本頁]
作者: jianping    時間: 2009-11-5 04:31 PM
標題: 如何用verilog將變數前後補上幾個位元
Dear 大大:* K: g$ p8 ~- Y6 d! k6 m; x
可否請教一下 ,下面為一段VHDL語法寫成的CODE,0 h8 \- k7 g& K6 w" I
DATA<=INPUT;
; {# @1 W# m  f5 VABT<="00"& DATA &"0000";+ t7 w: X* {9 G7 I- a- e
上面第二行用意應該為將DATA變數前後補上2和4個位元.
8 V! `/ k+ V5 d' ]可否請問,如果上述VHDL我想要用Verilog語法來寫,應該要如何寫才會將變數前後補上2和4個位元.
! J& j2 i% `; x0 S3 @9 {  y5 T) G2 F
  q# A+ G3 L2 t2 Y' {5 e感謝
作者: ikki    時間: 2009-12-18 09:02 AM
Verilog 合併訊號
- F5 ]* p0 P0 w) H$ k  `* p3 Q+ `ABT<={2'b00, DATA, 4'b0000};



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