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標題: pll電路加入測vco的控制輸入的問題 [打印本頁]
作者: gyamwoo    時間: 2010-1-14 04:09 PM
標題: pll電路加入測vco的控制輸入的問題
如題。有人會把charge pump跟vco之間的連線拉一端出來以便在量測時對vco做測試。
' ^0 b% v* x8 Z. i8 c但拉出來的線往往是造成pll不會動的原因！% m; Q: ~% ~" L  {+ `) R
如果要拉出來需要在電路裡做什麼防止迴路失去穩定性的電路嗎？5 j3 d$ _" K9 v3 W. j8 i' b
我想說若加兩個cmos傳輸閘開關，一個做為切斷迴路，另一個將vco的輸入端與pad相聯，這樣做是不是考慮不夠周詳？
- ?) t2 B$ [7 V/ u謝謝。
作者: macrohan    時間: 2010-5-31 03:02 PM
谁说拉出来会造成PLL不会动？ 放心拉出来好了，单测VCO时，PLL的CP掉电即可。
作者: finster    時間: 2010-6-12 08:52 AM
一般來說若直接從charge pump and vco之間拉出一條來量測的話,那這條線需有ESD device,那樣子會增加你PLL loop的R and C,故而,除非你在設計PLL時己經精算過這些效應和預估值了,不然不建議你採用此種方式
% ~/ K; J* V6 ]; w0 l: ~: ^若真要量測此點電壓,建議採用unity gain buffer的形式來進行量測,一方面阻隔PLL loop被外界的ESD device的干擾,同時又能進行量測,而且也不用擔心在進行量測時probe loading的不確定因素所造成的issue
作者: Zuman    時間: 2010-6-12 09:32 PM
一般來說若直接從charge pump and vco之間拉出一條來量測的話,那這條線需有ESD device,那樣子會增加你PLL l ...
9 |5 U/ F( }* T1 c( Z' sfinster 發表於 2010-6-12 08:52 AM
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    恩，学习了~~4 A/ y/ m; ~0 {$ Y& \" h% N
激动啊，finster大大消失一年多终于出现~~期待大大更多的回复和分享~~



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