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標題: 請問好心大大有關layout問題 [打印本頁]
作者: gkny    時間: 2010-2-2 10:22 AM
標題: 請問好心大大有關layout問題
想請問一下哪位大大可以幫解決問題2 _% c- ?% i9 e. L/ }$ u
我個別layout Symbol的DRC與LVS都過了; J8 f# h  r4 u
但許多Symbol連接起來時,卻會出現某個Symbol的輸入與輸出錯誤3 s- I+ I5 T! b1 p" \. k
可是回去檢查單一個都沒錯
* [' f; _* ]6 \$ \PS:vdd與gnd都有共同接同各點* v+ c. q/ Z# A! ^! `

, k) e+ Y  D$ B
8 _  [- b6 U5 b敢下線中>M<有哪位好心大大能解決
作者: toxic    時間: 2010-2-2 02:15 PM
如果線確定都拉對...
& U% Q# c: g. Mport name也都打了，且也打在對的位置....
1 R: s) G! Q# M4 E2 o那....
; M: J* Z# \7 d/ S- s請確認RD給的netlist是不是正確了....[雙手一攤..]
作者: jacky_123    時間: 2010-3-3 01:44 PM
Please check Calibre's  option command.Maybe
作者: jkchien    時間: 2010-3-18 10:31 AM
回復 1# gkny * T0 r6 y. ?3 j4 e% S( ^2 M) G5 F; P

+ t% e8 _$ N5 v! O+ U
3 G8 N& J0 W6 k. o5 B) V; B0 g' ?    只要個別元件cell (layout 不稱symbol )的驗證確認cell I/O pin name無誤，卻在應用電路block cell時發生輸出入腳位錯誤
) [  l& q" t) I: [  y5 y6 x  z有可能是因為command file裡面的text layer number衝突，必須要設定text primary only(意思是指認定最上層之text)
0 W$ \5 r8 k6 i+ g/ F
% z3 ]- l: B. S3 `( v0 d; flaout level  ： block→cell6 H3 g) p' x4 _2 Q
block的text和cell的text是用同一層text時：必須要設定text primary only, D) ]/ m, L0 S. H
block的text和cell的text是用不同層text時：必須要設定主要text layer: M$ F2 ~! X# M- W% T

+ _; W0 s8 ^  j7 _4 a; H) M8 ]) P' D參考自簡氏國際設計有限公司-----積體電路佈局實務經驗書 LVS除錯篇 簡榮貴著作
作者: ivor999    時間: 2010-3-18 10:41 AM
這種問題比較常見的是 netlist 裡面block間相對應的 pin 順序不對.



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