Chip123 科技應用創新平台

標題: PAD layout 問題 [打印本頁]
作者: 372412    時間: 2010-4-29 01:00 PM
標題: PAD layout 問題
1.PAD 周圍是否一定要為上 ring 嗎0 W. c# u; v6 t/ H  ~
2.Design rule 內有訂 PAD minimum 大小，那實際上要多大可以自己決定嗎
作者: samgu    時間: 2010-5-14 10:37 AM
1.不一定6 M7 m$ g% W! |; w7 ?- V% J
2.可以，但是你要清楚要多粗的 bonding 線
作者: u9513349    時間: 2010-6-3 10:47 PM
感謝2F大大的回答
# |6 S+ a- i# h! S" a
2 }0 p! C& N0 q4 p8 A又學到一個知識囉!!!
作者: shmiyi    時間: 2010-6-17 05:44 PM
1. 如果指的是CHIP的邊 ,通常都會有 SEAL RING , 不然就要留足夠的CHIP EDGE
" ?  d' w. {2 E' Q) u* G/ i2. 通常偷RULE的話製造廠是不保證良率的,但實際上會跟合作的封裝廠的技術有關,所以要看各公司的情況4 J& h) ^( M; X; x+ z. k- Y
(比如:A廠的封裝只能BOND 60UM的PAD,B廠的封裝卻能BOND 50UM的PAD,偏偏所在公司目前只跟A廠合作,那你能畫的PAD SIZE就是60UM,就是不能畫50UM)
作者: smilodon    時間: 2010-7-10 01:58 PM
1 PAD周围是不需要guard ring的，但是IO上是有Guard ring的，而且对大的chip而言，最后IO会形成一个闭合的ring；1 T- K( z% r5 p0 N7 a
2 如果你使用Foundry提供的IO，基本上PAD大小是固定的了，而且为什么要改变PAD的大小呢？基本上PAD的Pitch不能小于75um，再小的话就需要找专门的厂商了。
作者: haydnzhang    時間: 2010-7-23 10:02 AM
说到底就是以厂商为准。要改变与长商协商。到时有问题就是承担责任。
作者: zhiyong.gao    時間: 2010-7-29 08:54 AM
偷rule的话，一定要和封装厂谈好，有risk
作者: niki.wu    時間: 2010-10-5 05:52 PM
PAD都是由Metal組成的,連結PAD Metal的ESD電路PMOS&NMOS都會有圍自己的ring,. p2 u( N% q7 y' e- E- S6 t% L
每家FAB廠的rule&lay法都不太相同,由Desgin rule去define!# a. b$ S4 l6 p3 K# e. }
Chip 的最外圍是sealring圍住,PAD Metal 和sealring也會spacing,依各家FAB的rule而異!  B  N0 y6 A6 D6 A  I# u4 f: T
PAD WINDOW的大小和PAD Metal大小&spacing, 則和公司後製封裝及測試合作的廠商有關!
作者: zong    時間: 2010-10-5 07:34 PM
樓上大大的回答 很有幫助
' T; b( R( v1 ]4 r多討論 多增加知識...
作者: alex6551    時間: 2010-10-14 03:50 PM
Dummy Pad不需要圍ring，但要符合rule，IO PAD PAD也不需要圍ring，但是連接的電路和ESD部分都要圍，大部分rule也都會有這些相關資訊，PAD的大小基本上可以做大，但有些 rule上也會限制PAD的大小，重點就是rule要先看仔細。
作者: 李寶容@FB    時間: 2016-9-19 05:12 PM
現在正再畫IO
+ t3 Z  _( S8 ~' B( F. Q0 y8 N# c大家的回答都超有用的!!
作者: gigigiaaa    時間: 2021-12-30 10:22 AM
沒想到小小一個pad有這麼多學問



歡迎光臨 Chip123 科技應用創新平台 (http://www.chip123.com.tw/) Powered by Discuz! X3.2