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標題: 關於systemverilog的testbench [打印本頁]
作者: makejie3    時間: 2011-6-25 06:19 PM
標題: 關於systemverilog的testbench
想請問一下各位先進，  w& M; T/ z& q1 o6 @. ^. |
如果已經用systemverilog寫好兩個testbench，
6 [/ _6 ?* c* K( s' H( U例如AA.sv和BB.sv，
0 N0 o/ @. H5 IAA.sv和BB.sv都是用program block包起來的，
; V" i: |1 _/ x. a6 i2 P: `/ ?! H5 c3 n* F, j
那如果我在simulation時，想要AA.sv跑完後直接跑BB.sv，
  R' @9 i, a! V( [9 M2 p1 @% ?$ M直接將兩個檔案依序讀進去執行好像不是這樣的效果，
9 _) d) ]) J, L2 [7 B; C請問有啥辦法可以不用改這兩個testbench而達到我想要執行的效果呢？
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謝謝。



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