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標題: doubt supply-independent biasing [打印本頁]

作者: ffsher100    時間: 2011-7-12 06:02 PM
標題: doubt supply-independent biasing
i got a question from Razavi textbook in chapter 11.2 : Supply-Independent Biasing
1 _* F1 O& o  @' n, M+ a[attach]13191[/attach]==>figure 1) a, |0 ~' O0 Q  ]0 V% |
[attach]13192[/attach]==>figure 2
+ k# j5 ^% h- ^7 o8 |& y0 i/ J7 V$ L
by figure2, it looks like vdd really has no effect on the figure 1 CKT.
2 P! t, j. d& C0 Q. }1 x1 o- Z. `8 Q- }! H0 J3 j
the textbook also introduce start-up circuit M5 into the design as following:0 V$ U* u  z" ^! w  c; K" x
[attach]13194[/attach]==>figure 3/ _4 K5 B" u1 s
when simulating the circuit with startup(M5), it seem to be effected by VDD.6 g& c1 F+ S. d5 ~
Current Iout, Iref vary with VDD.
1 E9 Y" L8 J, L; _In practice, figure 3 become Supply-dependent Biasing since startup must include.
# h, z1 m! Q2 L% _how could this be? if using figure 3, supply- independent case never happen.$ l7 ?( n( s) y* s! F

7 G8 w9 U$ y) ?5 F0 z$ n5 bbelow figure, i sweep .dc vdd. ' H* N8 J5 z. n6 S( r" I5 H
[attach]13193[/attach]( ]$ F. u- o% N
As you see vdd ramp from 0v to 5v, current Iref and Iout are not constant if vdd>2.8v
作者: lchuang    時間: 2011-7-27 05:21 PM
從你的結果來看,分三種case來檢查.........
* k1 m4 O# U5 ]) x" E3 }' E  P/ q
輸入電壓(分別為2.5V、2.8V and 4V)後,檢查你每一顆MOS的工作點,是否都為飽和區,2 M2 U; C6 l4 D: E
/ W5 y% P/ G6 J; B  Q
並且記錄每一顆MOS的Vds(sat) 、Vds跟Vod
2 J! S( K. @% }" a7 S
+ C2 y0 m/ s( e5 h5 R: w(如果沒有Vod的話也沒關係......這是Vgs-Vth得來的,Vod這參數要H2006以後的版本才有)
& s' ?* j- y- I- _) ]8 i  e+ _
) n4 [9 F& ?8 E* S* y3 Y' l, ^- m有了以上的資訊你才可以知道問題出在哪............
  n3 k+ O/ y) o5 n
; @3 c% |- t9 z4 b" f6 pPS:既然M5是當作startup用的MOS,那麼W/L比就不用太大,以一般設計來說W=0.5u L=10u' u, ?8 `9 H. U$ x3 D/ F; {

8 d* o& B( w! D5 D算是一個建議值,但是還是得照實際電路需求去做改變~~~~
2 [4 [. ^% c( ^0 X7 Y
, t% E7 ]7 J2 w6 j$ K以上是給你的一些建議~~~~~Good luck~~~~
作者: ffsher100    時間: 2011-8-3 10:22 AM
聽你這麼提起來....我想問個另外的問題2 L+ E5 M- M9 k2 ?
在hspice report中的Vds(sat) 、Vds的關係為何?
0 ]( C" \7 `9 D+ c6 D$ U
: x. T0 w0 J4 @4 l" I我知道Vds指的是實際mos的drain-source的跨壓7 a" j; B5 F6 b
那Vds(sat) 我想指的是在hspice中的vdsat這參數吧
$ l) v% K2 T, O可是Vds(sat)指的是何意義?...我粗略在hspice的線上文件未找到相關說明
作者: ffsher100    時間: 2011-8-3 02:49 PM
回到原來的問題.... 經過調整了mos的size...vgs變得較不會變動了
0 K" d2 V0 Y' _
; l! ]/ i/ q# G# X但是Iref&Iout的不一致性還是會出現0 w( l) {( w) P1 ^5 m
就如同lchuang提到的去看的結果2.5V、2.8V and 4V皆在飽和區( Y5 q* w9 @; e
我覺得應該是mos的Rds(ro)電阻不夠大所致...以致Vds改變IDS也跟著改變* @: D, Z% V8 Q
: }% f+ J6 O0 H( u- w" V  z9 ^  n: Z
另外...有個困擾我很久的問題....Startup mos: M5真的有用?
( A; o% W% X1 l3 e3 K8 s' U在我的模擬中....M1~M4的MOS都可以正常運作....不懂何情況會需要M5: `3 }" h4 I3 w
就書上說要用到....但實際上在模擬就是模擬不出這種情形(M1~M4 startup不起來)
作者: lchuang    時間: 2011-8-3 03:51 PM
本帖最後由 lchuang 於 2011-8-3 03:52 PM 編輯 8 j  }. T* H# g: r7 x* B
; ]" F) {& I& G" T, u
先來討論一下所謂的Vds(sat):2 i: _0 l* F5 n+ k. Z( ~1 L, h
0 r3 v: F% M! Q. V) |- J0 J
你試著模擬一個固電電流源,如一顆PMOS~~~~S接VDD,並且G跟D互接然後掛一個電流源(ex,20uA). A! g6 _& ?0 u9 s

- N% z( W  C2 x9 H' ~; i; Z( F* sW/L可以先固定一個值(ex,5u/1u),然後觀察這一顆PMOS的vds(sat)~~~~接著把電流源加大至40uA
! E  b2 o9 G3 E. E2 @) e7 Z# X( F( a+ g* U7 B
然後你就可以看出Vds(sat)會明顯得拉高.......
2 _; r& D4 W& {' H0 `! \
; ~7 P# N2 s5 S2 v, J/ d' f至於所謂的vds(sat)其實在我來說,它是一個滿足MOS進入飽和區的條件式而已........: L  x0 [* ?  c  d# m
2 M* I% y' z4 f; Q8 B
而所謂的條件式就是Vds > Vds(sat),一般在我的設計會讓Vds大於Vds(sat) 0.15V左右~~~
  W! N2 Z; D: k% ~2 v2 z4 m( @# d# E# u9 w
那麼Vds想當然爾是越大似乎越好........其實Vds越大或許比較好滿足MOS進入飽和區來操作......; I& o$ i: x! ]5 K2 F+ F! b2 H

) B; V, R+ F5 ?1 z7 O/ ]+ B問題是它相對壓縮了電壓的輸出操作區間~~~~~所以囉.......: V  z& c1 \- l
5 l- A8 ^6 K  E$ a6 c; s
一般設計電路,以一顆OP來說......要看DC操作點看的不是OP本身的MOS偏壓,
+ g& }7 g2 R* U% P9 h8 y
# V8 P/ b! Q1 U( }: B6 b- i! C而是給OP做mirror電流的"偏壓電路"本身,它才是決定這一顆MOS是否符合所設計的輸出電壓準位~~~~
' V: o2 X6 U% z8 j9 Y! e) j. ~( a, k+ c# o( v& l6 B4 m6 G
以上是Vds(sat)跟一些電路的少許觀念...........* X1 L! S0 H- G$ Z; S& q
$ A$ @' y" u0 \- Z; ?/ ]6 {
================討論M5 start-up 分隔線=======================2 r) n: {! d$ _2 ?

. V/ b7 Z' v- _, v. ^一般你要模擬所謂的start-up MOS,以你上面電路為例,當你不加入M5這一顆MOS的話......$ @, t4 D' k8 Y% U/ u1 U
3 r/ v. M) K' _# p1 P9 @$ G
你可以在spice檔內下一個初始值的指令,6 C1 I  ~+ Z2 G6 w! c; K% S9 t# \* Z

3 Z/ M' A% B" K( q* C2 x( e我們先假設M3的G、D與M2的D接點為"QQ",M1的G、D跟M2的G接點為"AA"
% n) O6 c4 y8 M9 s6 r8 ^
7 W5 i. e8 F) Q6 z+ N然後在spice檔內下".ic v(QQ)=VDD v(AA)=VSS"~~~~~~
5 `; |$ Q% T% l5 T( l3 _5 C5 X
+ p+ F) Q3 s& S% Y: K你就會發現你的偏壓電路的MOS都在cut off階段~~~
/ j$ P( \! n# G8 c
. u/ O/ f( U  U5 y: D接著你可以加入M5後再來模擬,你就會發現它會慢慢把"QQ"這一點電壓往下拉到一個正常工作點.....
0 Q* M, f; a! D* k9 w, i/ E8 U9 b0 }4 k3 _/ o/ ?  H
這個模擬其實是一個real case會發生的狀況,因為在IC內部一般不給電情況下......
! h' H6 [- y' z6 y  t5 P& g/ ]! |) J. m
每一個節點都是"unkown"的,那就會有電流起不來的狀況......這一點你可以好好去想一下~~~~  w0 C2 z; n: V

% T# }0 R  y0 @8 A! ?' O0 p# L$ C8 Q=====================================================
; T- P9 _; n- V* Y6 W; t  L, H5 t4 d" Q/ B
你的M5的接法似乎會影響到M3的Iout電流.................似乎這種start-up只是很單純的一個# V; H6 G$ Q$ J& g9 M1 a, n/ v& ]2 P9 R9 E
6 k% S& W# J1 t
"weak pull low"的方式..........但是在實際電路上並不是一個很好的start-up方式.......5 V2 B6 H6 v2 _
9 _& q. l3 ]: E/ m$ I
而這個應該就是你所謂的電流不一致的原因,你可以在list檔裡找到M5與M2的電流~~~~. a! Y$ k& B0 P  N( g2 N- P/ e

. t* p. _0 x. m$ g7 }8 a8 W然後在4V偏壓點..........觀察一下每一顆MOS的工作區域~~~~~
& w" j# I% y2 }2 c) e: Y* `/ y  d6 v$ W6 S
PS:所謂的weak定義...........以start-up來說....我把它認為是一顆W<<L的MOS.......
8 Y/ l" a. L. \$ k9 X  _! _& Z
" _" F4 Z0 F$ `, _# j( x: M( f8 y(ex,W/L=>0.5u/10u.....這樣的比例)
作者: ffsher100    時間: 2011-8-4 06:46 PM
在我用了.ic設定初始電壓後
7 x7 H" T9 Z/ a! |- A接著跑.tran~~~神奇的事情來了
: I* \% V7 t6 i" v& p- a9 s
( W4 o' C. i; o) ^# ]7 C4 S  N在沒有M5介入下...還是會startup起來....下圖有真相
0 t: }  Z. d3 L4 w[attach]13468[/attach]
2 ?6 t  A' `0 L5 A) Z
5 `2 H) B- a2 e2 w8 K一開始power為VDD
) G( L  x1 J- M4 J雖然M3的gate設為 VDD....M1的gate設為0v
; ]% T9 i& w- p+ }9 r6 A1 U隨著時間的流逝....
# s- \3 ?$ o8 ]: k# V  D1 OM3's gate電壓看起來還是會慢慢的拉下來' N# [1 l0 t& n( N
M1's gate電壓還是會慢慢的拉上去
" d1 u' W; v4 \8 [  B5 t, C: X0 N. a5 L3 n# j$ p7 ?8 u
在看Iout, Iref在一開始時就不為0....0 ~! `. W7 M- f3 R& {
應該是漏電流.....難道是漏電流導致電路startup起來?4 J& G# d. D" [' k; P; _- k$ S

4 V# v6 u8 g5 WPS:我覺得一開始M3的gate電壓就設為VDD了! d5 E" Q; l7 v  d' r
power沒道理一開始設為0V....這樣好像邏輯怪怪的) S( v$ f! V* X' J1 `8 X
所以就把power一開始也設為vdd了....這樣該沒錯吧
作者: lchuang    時間: 2011-8-5 10:47 AM
M3的Gate為VDD跟外部電壓是一點關係都沒......: Y7 t3 w$ q, y; H! O$ j8 c
2 {0 @0 p5 J( ]  r2 O
說穿了.....它只是一個與電壓源相似的電壓.........% E# P: W# m# X" s/ D2 Q! i

" H8 U) E$ A0 t/ x* d! A/ s那就是說M3的Gate是一個跟VDD很相似的電壓~~~~~~~
* X3 R$ z$ x0 A. F
( l+ d5 R$ p( E, P7 \# E另外一點.....你的M1跟M2之間的"AA"也要設成VSS喔~~~~~% @9 s* O" Q. l/ l% b6 n

8 ^& ~) Z6 g3 ^# g! V2 q最後補充一點....................在做start-up模擬~~~~~~' u, a# ]) u' Z) ~1 j
7 h& D+ y, r2 I9 }2 H2 [0 E; C
建議電壓源採用:vVDD VDD GND pwl (0us 0  200us 3.3)這方式來模擬~~~~~
. O0 O0 i5 j. }: [! y/ s0 o& D
8 n5 R  W1 }) l; VIref、與Iout要說是漏電流......那麼你要先確定所有的MOS都很確實的進入飽和區~~~~7 G; T: q: S: i0 Z5 v
3 x! G* O" z: L0 \" U
不然你的漏電流在transistor level來看是不太能成立~~~~~
. E1 v: R" i8 X, ]) u' Q+ s$ h# I' s' Q& i8 q3 \' M
畢竟可能有某顆MOS正處於ON的狀況~~~(只要Vgs>Vth就會有電流產生)0 ~4 p" Q$ L, M6 \8 s$ ]  H
2 h9 l% z/ D0 _5 v- Z
頂多說你的電路在尚未動作時所產生的漏電流~~~~~




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