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標題: 懸賞100RDB：求解HBM VSS-PIN ZAP負電壓 與 PIN-VSS ZAP正電壓的區別？ [打印本頁]
作者: CHIP321    時間: 2011-12-30 10:35 AM
標題: 懸賞100RDB：求解HBM VSS-PIN ZAP負電壓 與 PIN-VSS ZAP正電壓的區別？
本帖最後由 CHIP321 於 2011-12-30 10:37 AM 編輯 * Q+ \& _. L  z
1 K" ]' s  V' Z
多次測試中
0 B2 P4 H7 i& K, q---------------------------------------------------------------------------------------------------------------
4 a  y- _( L' v+ z0 @( L1 H  |
  u2 I, Z# A0 \. h! f0 g. V* V1 s8 H0 T4 k% O: r! o5 W5 M) A+ T) G: }4 ]
VSS-〉PIN ZAP負電壓 與 PIN-〉VSS ZAP正電壓，測試結果有很大差異（2000v以上）。; \8 q0 H5 G, w* y  L

4 r0 F" G0 c; z4 c" ~疑惑很久了，也見過別的朋友提出過這個問題，誠心求解8 V2 W! u; l6 V& \0 }0 @8 m6 x

# f% ]- c) M' y- n. T----------------------------------------------------------------------------------------------------------------
  W1 r) l* k0 k5 K$ e" B4 tPS：
: D  k' M- l% q" [9 I8 D1假設電路結構是模擬+邏輯電路，無SR/ w( G1 M" Q, s( {
2已經做HBM仿真模擬，各個node又具備完全一致電壓差，電流值3 @. J& a2 W4 n7 O, ?
3考慮初始值，但是在HBM發生后1ns，左右很快會被上升電壓Reset) k' F% j1 p6 ^5 a, ~1 k. j$ C
( s- V: j. H; Q. p1 V
作者: marvel321    時間: 2011-12-30 10:35 AM
我的理解如下，希望LZ采纳：
* d% l6 \  G' k5 }" t' e7 c" S# o. J' V
假定在线路中有一个MOS管，Drain接到Pin，Source，Sub接到Vss，Gate接到内部电路。1 s1 X$ ~' v' o# E, j$ r
假定初始状态整个电路处于0电位，
; M3 u& }' M& k5 oPin-Vss正电压时，Drain端电位升高，由于Gate到Drain之间寄生电容的影响，Gate仍处于低电位，因此该MOS管处于关断状态；
4 ?6 `0 A0 q8 rVss-Pin负电压时，Source，Sub电位降低，由于Gate到Source，Sub寄生电容影响，Gate处于高电位，，此时MOS管处于开启状态；0 v( e8 J3 L7 U2 Y1 _' H5 f) N
, G. ]% N9 t' I1 S+ [
如此，在两种测试方式下，MOS管的状态不同，也就造成HBM结果不同。
作者: sendow    時間: 2012-1-31 11:22 AM
首先要先考慮電路佈局的問題: 1. 是否有其他寄生元件  ^/ I0 ^# d# B, U7 e. K: ]3 R, \4 P1 o
                                                            2. Junction順逆偏造成的差異
, g8 P/ ^/ ?& ~7 m& l! P+ k$ K7 y
# o( b; l" Y0 Q  h再者如果是單顆元件應該有接近的HBM level5 }5 L6 ~$ i0 G6 @! K1 e6 C6 a5 w
如果是複雜電路應該要以最小值來估算, 這才是這個電路真正的HBM level.% \; T- R, J8 R+ x& e4 T* C! R( r$ y
$ ?3 R1 _; K, h# W) W
但是仍要考慮該電路實際應用面,是否會有遇到VSS-PIN負電壓的情況~ 9 b9 V7 A" P+ }; ~0 N2 k* a
system level有時可以排除很多在chip level遇到的情況.
作者: postme    時間: 2012-2-11 11:44 AM
多次測試中 * u* V3 I1 ]$ p* L* y
---------------------------------------------------------------------------------------- ...
  B4 `; f0 C+ fCHIP321 發表於 2011-12-30 10:35 AM
  B: T6 P) v! T) [- Q

7 n8 {8 P( d9 j. D& a- Q看似相同的注入出现不同的结果，好奇怪，测试点的对称性
作者: postme    時間: 2012-2-11 11:45 AM
应该是接地线的分布参数的问题我猜
作者: postme    時間: 2012-2-12 01:40 PM
看以前这个帖子发现同样的类型问题，可以参考一下，希望Lz能共享事情发展的进展！！！+ |+ R! r6 v: H& n' v* R6 |
http://bbs.innoing.com/thread-11817298-1-5.html
作者: sendow    時間: 2012-3-7 01:58 PM
沒辦法畫圖, 大家聯想一下或者自己畫張圖,; t" Q5 ~9 U4 A3 n

" n- G7 g9 I% Q+ w3 \舉例GGNMOS single device for HBM test
% b, F. o# T$ Y( donly 2 pin (I/O and GND)9 u+ y: a( b1 c" L: p5 Q, w

  M# o- Y) C0 W# x) p# G  r. j! M, VGGNMOS (drain-I/O; source & gate & sub - GND)
7 {8 O" X; {, O, P記住ESD一個重要rule, drain contact spacing會放大,( R3 [4 c7 w( y/ m. I6 P! j, \

& g: H9 C3 Y# ~6 z& O1 F- A$ n假設從drain(I/O)打正電壓, 因為cont rule有放大,HBM pass 3K
5 e" Q# i& J$ o5 M反之, 從GND打負電壓, source cont rule沒有放大, 所以HBM<2K
9 Q) @- f5 h) H3 j
. R! G- t# i7 y4 f( l2 i這是最簡單的情況下說明了, 如果是circuit, path更多更複雜,
% t" O* ^4 F* D0 D5 A4 e7 w+ u$ D$ a要考慮可能反過來打負電壓其實是沒有ESD bypass path~
& a: p5 W/ Q1 r' V! G% V( F" S5 b% b  H
(這樣大家知道為何會有差異了嗎? 各位先進也可以提出其他看法)
作者: CHIP321    時間: 2012-6-5 02:27 PM
回復 7# marvel321 ! e" O' c$ _/ t5 L
Dear，您的观点和我之前的理解的非常接近，但是这个才是我开始疑惑的原因。
2 E! J; u- M4 x/ z( D/ H' V$ m这个问题很多人遇到过.通过改善措施可以提高ESD LEVE,所以应用中可以避免回答这个问题。但是据我所知产生原因从来没有被清晰的解释。
+ l4 e$ x1 L( `$ D0 i* Y搜集到的可能的解释有：
0 Q) J2 y$ U! e
0 z( O5 f7 {" G: ], Y/ M" a1：“能量”传输接入点不同，一者是从VSS-PIN,一者是PIN-VSS(可能来自传输线理论，但是没有更详细的说明)/ b* B7 Q2 j! S# o7 }$ G# M
2：从两个不同测试，不同端口看，电路拓扑结构不同
) E5 h# R4 C9 }4 {# t( w! u! a5 Z3：机台测试电路与测试模型是有差异的，差异导致不同
1 i* ~, |$ B4 ~4：浮栅初始电位差异
7 z* U# `$ t5 W7 n) b6 _# H! t4 z$ S
对于1，缺乏更完善描述问题的资料，不理解。
$ `* x% H  q& @5 X对于2，虽然拓扑不同，但是各个节点压差并无差异，会引起损坏不同吗？
; E% M3 z- E( Q8 z对于3，缺乏资料，待验证) s4 q" h/ `* }4 H6 U
对于4，我最认可的答案1 W+ ?4 f7 w5 ~9 B
1 E# T, V6 n! H$ u5 d
但是) M: y- H: C5 P$ S2 _: l" u: ?
若ESD Devices Gate 与source未连接到一起，marvel sir描述的问题的确存在，而且的确是两者不同之处；甚至可能会由于锁定电路导致逻辑，Gate电压差异，如果这些电路加入在ESD控制部分，也可能导致差异，这些问题都曾经发生过。4 h6 a3 K& K" [% l
但是我们在ggmos中，未含有SR锁存器的情况下，依然遇到这种问题，则很难解释。
) O) d7 W7 }: Z* _0 Y. G我们也对这种情况做了仿真模拟，事实上，即使把Gate上寄生电容电阻（包括线电容，线电阻）增大10倍，在脉冲发生时候，Gate电位在小于1纳秒左右即被重置，影响甚微。* ]& G' k$ X/ U6 j$ h1 x
而EMMI也依然证实ESD Device 挂掉了，使得之前的理论无法解释实验。姑且吧责任归结于机台了。$ A9 U8 H. }4 ^% U
2 O/ Y( R" d1 F/ A" [2 `
问题搁置很久了，感谢marvel321 sir，这个差异应当是确切而且贴近题目的。
9 d* ]) |4 f% S0 c6 t8 w其它讨论也很有意义，但是还没有很明确证实对ESD 测试的影响, ], k0 M! Y- b( |1 L
悬赏结束，但是还希望大家能继续关注这个问题，把好思路Share出来~，完善这个问题点。



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