Chip123 科技應用創新平台
標題:
Cylone V GT 的clock control 輸出問題
[打印本頁]
作者:
OOverna
時間:
2022-7-22 01:48 PM
標題:
Cylone V GT 的clock control 輸出問題
大家好,初學FPGA,請多多指教。
7 H+ E) D+ Z2 [: G, e
利用FPGA 當作PWM進行除頻後輸出,控制輸入clock 頻率為200MHz至300MHz經過除頻能夠正常輸出訊號,超過於300MHz或是低於200MHz卻無法得出訊號(可控制頻率為810MHz至10MHz),想請教為甚麼在沒有超過控制頻率卻無法正常輸出呢?
9 S0 ?3 {. s, J8 \- C! x
歡迎光臨 Chip123 科技應用創新平台 (http://www.chip123.com.tw/)
Powered by Discuz! X3.2