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標題: Assertion [打印本頁]
作者: waynez    時間: 2006-11-6 11:29 AM
標題: Assertion
大家對assertion的看法是怎樣
& i0 D7 h- y8 u: R$ m. Z8 t# ^7 N$ B: L% _# Y! Q
還有大家知道Systemverilog assertion 或是 PSL嗎
作者: richc    時間: 2006-11-8 09:34 AM
assertion簡單易寫
. m  U: ^9 ?$ K- b5 L而且可以加快找到BUG
+ P. d) H7 e5 x* G; }  ~目前市面上已有許多相關的TOOL可以使用
( a  ^5 B8 M1 M* |) f8 L/ B2 b9 r$ ]# N
目前SystemVerilog Assertion 已經是IEEE1800 Standard, 三大simulator都支援
5 M- j6 p$ J, {3 ]) _1 i1 ePSL主要是由Cadence推廣 所以NCSim support
作者: yhchang    時間: 2008-2-15 12:50 AM
標題: 回復 1# 的帖子
assertion 的寫法雖然簡單
; x  o- h5 i! p, n可以用來除錯0 C3 a0 x0 {- H: q/ s. o- i. s
但是對  Logic synthesis來說
# {% Y  {4 E$ B8 e卻是絕對要避免使用的語法, `, N0 u9 q1 V+ V5 v
使用之後 Design Compiler會不知道 該把這個描述 合成為那些Gate?



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