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標題: 應用於系統晶片之矽智財共同驗證與快速雛型技術(SoC Technical Journal) [打印本頁]

作者: masonchung    時間: 2007-5-26 11:43 PM
標題: 應用於系統晶片之矽智財共同驗證與快速雛型技術(SoC Technical Journal)
隨著製程的快速推進及積體電路(IC)設計
8 Y6 N  F) N0 R1 q: Q2 ?6 j5 [複雜度之大幅增加,系統晶片(SoC)及矽智財& S2 L7 n! D- c) C! `. h
(IP)已成為IC 設計領域逐漸流行之趨勢。從5 O8 D- _9 e4 k  S: v2 C
傳統IC 設計邁向前瞻性之SoC/IP 設計之際,設1 x) f' Q1 C1 k# s4 R# L$ ]
計者會面臨設計複雜度增加,而導致驗證時所需
" w: w$ q; Y3 U- e8 G給定的測試輸入數目增加、模擬時間加長、以及* u# o6 M8 l8 {! J  V$ X
整合不易等諸多挑戰。因此,如何建立一個百萬
9 Q4 E3 `" H( {9 _% F. Y: n邏輯閘以上之SoC/IP 快速雛型驗證平台,以期
& a4 Y) I1 y2 _# o" t8 }& H* I能夠有效的加速產品開發週期,同時降低成本、  Y8 J$ [. Y. u6 O/ t! E; U  t. R
風險與增加產品開發第一次就成功的機會,實為7 _6 [1 w, H% V. D( M) S
刻不容緩之事。( `2 {/ z( U0 q+ ?% H: T
同時,為降低成本與趕上產品市場的週期,1 N* y6 k0 ~$ g/ G/ B$ h3 I( r
許多晶片製造業者轉向求助於具有已驗證過的: U  t2 O3 }7 i
Hard IP 及Soft IP 的IP Provider,因為相較之下,4 Z. T6 i$ _4 o" Z' T; I, p0 ~4 A% S7 h+ a
Hard IP 與Soft IP 比較具有彈性,他們不但可以" |* x/ J' E8 T. F% o# ?, L& q
透過不同的Foundry 廠製造外,還可以經由最佳
4 s. M# h) u& n化使IP 在產品的表現上更加淋漓盡致。儘管此8 X% N" }- Y! g3 N: D$ [* {
做法可以大大的減少新的設計在成本及產品市6 a& O2 D* B6 z5 S/ x% W+ l3 u
場週期的風險,但如何能成功的將IP 整合的關
6 X4 Z% b$ F3 N) F鍵問題仍待克服,因此造成快速雛型技術(Rapid; y; I# _  ]) M
Prototyping)應運而生。
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[ 本帖最後由 jiming 於 2007-7-3 10:58 AM 編輯 ]
作者: phoenixfeng    時間: 2007-7-5 09:46 AM
i love it very much, rapid prototyping is so important that it's valuable to research on it 1 w* F" l+ c$ C+ w5 I' G
as far as i know , the cost of rapid prototyping is large, but it is smaller than the cost of : W9 i  q6 }7 K) Z* |. }1 F
product failure
作者: henseneg    時間: 2010-1-24 11:18 PM
好像是很不錯的文章...下載來看看...感謝分享




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