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標題: 如何讓 current mirror 做的比較準確? [打印本頁]
作者: mt7344    時間: 2007-7-3 09:16 AM
標題: 如何讓 current mirror 做的比較準確?
當 current mirror 呈現 1:200 的放大倍率時,5 ~4 q( W8 {, C; f5 P
且有 8 個 channel 時, 如何讓每一個的 channel mismatch 做的最小?
/ W9 Y4 `- y* b- p/ T: Q因為  process 變異的關係, 所以這一部分的誤差還相當大!
" V: c5 M. u1 u$ s該如何避免?/ W1 w- C! v: }. d0 I/ g2 [
又  經過大電流  會產生高溫  此時的 current mirror 的倍率也變化相當大?7 s! b! z( W0 Z0 G. U$ F+ d
該如何克服?
作者: andywu    時間: 2007-7-4 05:12 PM
可以試試用casecode的方式& F6 b/ Z2 @, O. w
( G2 e+ B! _5 ?# M% Z( {4 {
不過之後的layout才是重點核心的部分
- X4 c" C( c: V" X0 O0 m6 s; w& ^0 C( a6 P3 c) t7 e% c
作者: yuchi    時間: 2007-7-4 11:18 PM
1.可以先做1:10(或1:4,2:8)的 8channel match 這樣面積較小match效果好點& }4 v* \* V( S# r" J/ C
   各channel再做1:20(1:50,2:100)
# L1 }( {$ a/ D+ y7 D. F2.如果不考慮area,效果最好的是用calibration的方式,這須要用到電容及switch而電容大小會決定
$ D8 B8 o& k2 j   calibration cycle % n, |1 v. l, r7 T3 L" u
3.每一顆mos DC 點都要一樣 那可能就要出動OP來鎖電壓啦!
( o+ J! u4 t# I: E4.元件的L,W 也要選安全一點的range
作者: mt7344    時間: 2007-7-5 09:17 AM
1. 有想過一級級的轉!! 不過每轉一次!  就會有一次的誤差!! 如此的變動率會不會太高唷!!' u, h+ ]5 G+ B
2. 有考慮 trimming method!! 不過! 不太可能 trimming 8 channel! 只 trimming 最源頭!!
9 ]9 J+ s2 P. B1 x5 y  b3. 有看過類似的架構!! OP 的 offset 是不是要非常的小? 否則真的不知道影響程度為何唷!!6 b2 F: _8 x  T6 D
4. Cost/Performance ratio 真的很討厭!!  又要小!  又要準!  真的好困難唷!!!!
作者: li202    時間: 2007-7-27 05:48 PM
先把八個channel做相互做match
  [6 T1 R: U. M8 @再用一顆OP取其中一個channel電壓做鎖定" U, ^4 {  Z6 y: ]# q8 k

; F$ G3 x+ W% K" A2 p! s提供一點個人意見
作者: nezkax    時間: 2007-8-23 11:25 PM
這個問題在 LED driver 會常常遇到
- \; [. L5 P  P% L9 a' `/ Y* f. t, B
  L' u) Q" A, L+ R* a8 z' ~2 X首先是準確度的問題, 由於需求是 1:200, 最直觀的方法就是以 MOS size 去控制
% g% X2 g1 y$ V6 a然而由 MOS 飽和區電流公式 ID=KP/2*(W/L)*(VGS-VTH)^2*(1+lamda*VDS) 可知6 h# }" i+ P5 U* g4 p1 m' E& I
主要誤差來自於 channel length modulation effect [(1+lamda*VDS)項]
1 t5 B; e: ?. [# V& x+ }; I$ Y5 U鎖定 VDS 其中一個方法 就是使用 OPA 回授控制# j8 M. G+ d+ T, a* B, d6 p
另外, VGS 雖然不是誤差項, 但由於必須推動大負載, 所以ㄧ般會接一個 pre-drive 增加驅動力
2 l; |8 b- D- q) }, v8 x7 z並減短設定時間5 ?# p1 r- K6 g. E6 [  j; v
: V9 s- \4 o0 ?* A( N/ q9 u
channel 跟 channel 之間的差異定義為 bit-to-bit error
  S1 G% G2 `1 A8 w5 \這方面的差異, 主要是由 layout 本身的 mismatch 產生, 較佳的layout對稱性可有效解決這個問題) Z7 e7 p% ]+ c4 o1 u6 J

) R5 m! c$ M1 z, F至於 powerMOS size 部分, 主要是由 output minimum voltage 決定,: f  A3 t/ }9 ?/ j% T
此規格與最大電流値直接決定了 Rds(on) = Vo(min)/Io(max)1 z  _. R$ f- }1 f+ y% S. H
4 T9 B. D/ L3 D9 a% h: [
溫度所引起的電流變化, 主要是改變了 VTH(T)' L+ N! \, P; o! ^- C  A5 w. }
這方面可由 layout 解決, 將源頭 MOS 與 powerMOS 擺近一點, 讓彼此的溫度差異縮至最小
' ]! ]4 |" Z' p7 R) q% p然而, 溫度方面較麻煩的難題在於 package 的選定,$ I4 W. L4 \% q% A* v
在正常操作下, 假設 Vout=1V, Iout=20mA, 在 8 個 channel 的情形下,
( H9 _9 W9 x3 J% d2 P  CPtotal = 1*20m*8 = 160mW = (Tj(max)-Ta)/theta(j-a)
+ T" h3 s3 t! c" V: ]1 M. E- D選用的 theta(j-a) 必須確保在6 G% A& H7 h2 O2 N( y) r
typical 規格 Ta, ex. Ta=25 degree. 及設計之最大接面溫度 Tj(max), ex. Tj(max)=125 degree& L+ a3 L% c+ m: {2 u. {
選擇 theta(j-a) < (Tj(max)-Ta)/Ptotal
作者: ecalfs    時間: 2009-5-1 02:08 PM
除了電路設計解決外,  Layout亦是關鑑
4 `7 E9 n3 W. v9 L) ~
1 D- L) O& `6 b: \1. layout 單元化(Unit) 以此單元倍增減* l- p) ^7 v- ~1 s4 F1 L+ w
2. 元件W/L盡可能最大化 W>5um, L>3um或更大( N: p3 e/ M/ H! _; t
3. 多可善用匹配layout技巧, 如交叉, 對稱, Dummy...
作者: bossen777    時間: 2022-10-12 07:55 PM
謝謝大大無私的分享，感恩



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