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標題: supply clamp and I/O clamp ESD [打印本頁]

作者: ywliaob    時間: 2007-8-1 02:36 PM
標題: supply clamp and I/O clamp ESD
Supply clamp ESD need to  consider both holding and trigger voltage
/ {" q) U' [3 w# H* u' pI/O device clamp ESD need to consider only tyigger voltage
: _' L* [1 _3 ?3 ~0 j
) h& H# U$ }( Z9 ]! G請問這是為什麼?有誰願意解釋一下$ g  x0 C3 ]" Z6 V, Y9 U+ _
感激不盡
作者: m851055    時間: 2007-8-1 09:10 PM
I/O is trigger signal,Vdd node is constact voltage,so consider holding voltage
作者: ywliaob    時間: 2007-8-13 03:26 PM
謝謝你的解答 總算瞭解囉∼∼
( W- e: `8 `' m4 O8 h再請教一下
2 @1 Q! }) _* H假如已經有對VSS與VDD的ESD 保護電路! x3 e# F& T$ @" \! C+ _( b) S) F" g" Y
還要需power clamp電路嗎???
作者: skyboy    時間: 2007-8-22 09:16 PM
您的意思是否是指,  power pad 已經有保護電路, 是否還需要在一般 I/O Pad
7 g* n: I" u1 k0 ?% R8 c裡做這個 device??1 o5 |( r4 D3 B

% Z3 g5 j; s# X曾經問過 foundry 的人, 基本上是能放就放, 不然在這個 mode 發生 ESD 時要! ?. g4 c( K, R: x+ Q, i# Y3 Z. i2 s
全部靠 power pad 的 power clamp 線路來釋放 ESD 效果可能不佳...! Q7 j7 f  K& t8 k
可以看一下 design rule 有沒有提到這段, 有些會規定 chip 單邊每一定的長度
3 l( T$ P7 W) M) C: Q1 Fpower clamp device 的 width 累積要有多長...所以一般是除了 power pad 以外,- }/ N+ w/ h/ ~" N: W  R& F
一般 I/O pad 能放都會放, 另外因為 floor plan 產生的縫隙也會儘可能塞這種 device..
! y: K7 }, C% R1 F% R3 \3 p( u6 H' V  X
寫了一堆, 不知道是不是您要問的問題...
作者: ywliaob    時間: 2007-8-28 12:08 PM
foundry 提供的design rule  是有規定power line 多長需搭配一個power clamp device
! k' i2 v# v6 ^. N+ M( Y經過你的解釋總算比較清楚~~
: }: d0 A- {# Z! G感恩~~
作者: scy8080    時間: 2008-3-13 06:08 PM
原帖由 ywliaob 於 2007-8-28 12:08 PM 發表
3 N" z9 g; N' m! bfoundry 提供的design rule  是有規定power line 多長需搭配一個power clamp device, o' A1 y& @( o. z. J/ y
經過你的解釋總算比較清楚~~% C0 W' X* K$ ^
感恩~~

4 e7 f. z8 |. R$ ^; @4 _  {) S
1 I0 e2 ?" ]+ y  D3 u) E5 K! W! s+ o3 b$ @. W  Z% ]' [
如果fab没有相关的designrule,经验值是多少?
作者: odim    時間: 2008-3-20 09:56 PM
foundry的guideline基本上是1000um放一個,
0 U2 ?6 f, Z- I0 r. I$ _; f. q) {實際上的概念是任何IO對power clamp的metal 阻值小於3 Ohm,) c4 A' Z) q9 M7 p- `
而更先進的製程進一步規定需小於1 Ohm.
作者: ritafung    時間: 2008-4-12 01:10 AM
請問你們使用哪一種類型的I/O cell設計?
) r$ L# E* Y; K) P
3 c6 ]) Z$ r- c' [2 j' x; G9 s+ f1) Local cell (PDIO + NDIO) + RC trigger clamp9 H0 U, l8 A# L' a) l/ J- [, W
2) Local cell (GDPMOS + GGNMOS) + RC trigger clamp
: C! f5 R& S8 W- o+ b3 T8 h4 O7 W# v+ h. C3) Purely GGNMOS! y8 o: N9 P$ [. Z6 k) q+ \
) i0 A0 l& V: h6 k6 Y7 w
For RC trigger clamp, how much RC do you design? My company needs 4KV HBM.
作者: cthsu1    時間: 2008-9-8 11:15 PM
標題: 回復 8# 的帖子
看是哪一家製程4 m. v  I; n& W
RC設計大於 100ns 小於 1us 即可! T7 n, j" w! Z$ ]3 L2 A
4kV 的話  NMOS 要化大一些
作者: semico_ljj    時間: 2008-10-23 09:54 AM
原帖由 odim 於 2008-3-20 09:56 PM 發表 3 R. O/ G" @, x" Q, D+ @& Q
foundry的guideline基本上是1000um放一個,1 F' S/ j$ X$ v; b/ x6 Q3 G/ F
實際上的概念是任何IO對power clamp的metal 阻值小於3 Ohm,
" i7 P0 R. Y; H而更先進的製程進一步規定需小於1 Ohm.

! `- q( Q6 D2 i! M, Z
: z- J, h6 [6 ?6 W& L这个我也听说过,应该是比较好的经验值!不过power clamp的metal 阻值小於3 Ohm,比较难实现!
作者: semico_ljj    時間: 2008-10-23 10:00 AM
原帖由 cthsu1 於 2008-9-8 11:15 PM 發表 ( V5 G1 |" ]. x" s+ q* l8 o
看是哪一家製程
# j/ X) a) k, @2 n) |RC設計大於 100ns 小於 1us 即可
/ N8 U) U% X* w: m4kV 的話  NMOS 要化大一些

3 I3 |% N9 W- i/ k7 x6 K0.5um process的话,到5KV没问题,0。35um以下4kv可能也可以!……………………
作者: ritafung    時間: 2008-10-23 12:20 PM
我現在做的是0.13um,要4kV,而且是multi-power domain,有點困難...# e" s$ b  S, L6 u  t. F+ G: b5 D' }9 D
Layout 的要求非常高! 但是永遠實際上是做不到~~~trade-off~~
作者: semico_ljj    時間: 2008-10-30 02:55 PM
0.13um,要4kV?呵呵,有点难,不过论文上说可以到5K∼6K,可以查查看!




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