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標題: 在鎖相迴路中如何決定迴路頻寬K呢？ [打印本頁]
作者: option318    時間: 2007-8-17 11:35 AM
標題: 在鎖相迴路中如何決定迴路頻寬K呢？
　如題，請問先進們，在鎖相迴路中要如何決定迴路頻寬K呢？它又和Phase margin、Gain margin有關嗎？ :f17
作者: kmchen3089    時間: 2007-8-20 07:14 PM
標題: 回復 #1 option318 的帖子
回復 #1 option318 的帖子0 I4 F6 T% Z; r! i$ g- ~
(1) 首先 open loop gain(迴路頻寬K )must <= pfd之比較頻率之十分之一
. N- ^$ S) f' J: i+ K否則(指>pfd之比較頻率之十分之一)要用Z domain 去分析charge pump; p7 v& l3 z4 k- ^, D9 ~9 I; D4 j) P/ e
pll ,且亦有unstability issue
1 W* i/ M$ g1 }5 {1 ?6 U' d8 s(see Charge-pump phase lock loops paper by Gardner
. ^+ ?9 i& [- j! EIEEE Trans.Comm,vol Com-28,pp1849-1858,November 1980)$ @6 C7 b9 b+ P% v6 e
(2) loop BW is related to jitter (or phase noise) ,and locking time
; y2 N8 I5 J* O. ]! }# d( \  aso you have to consider loop BW  from jitter & locking time  spec
2 j. E, O1 `) S* I% Z3 C(3)phase margin is decided by relation ship among zero freq ,loop unity gain freq , pole freq
( N/ ~7 d# Z+ a- V! v! m(4) In my opinion ,gain margin is not considered in pll design
作者: jasonxilion    時間: 2007-11-16 09:38 PM
gain margin is not considered in pll design？ - ?  O" l/ v6 Y/ e
i don't think so.
4 w- P# t" T% k1 @  Tisn't it dealt with the stability?
作者: 賴永諭    時間: 2008-2-1 07:22 PM
書上都有講哩...加油看看先....
, I& G: @8 [1 m7 H應該不難找到哩...



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