請問關於開關上的dead time

finster

這個振盪所產生的主因來自於電感本身的特性所造成的
因為在電感的任一端瞬間改變電壓的話,其瞬間的電感電流會作出相反的電流變化,時間愈短,電流的變化就愈大

再來,假設你所使用的Buck的Power MOS型式為一個PMOS搭配一個NMOS,對於Power MOS來說,絕對嚴禁同時讓PMOS和NMOS同時導通,不然會造成Power到Ground瞬間流過極大的電流而燒毀Power MOS,所以要有一段讓PMOS和NMOS同時關掉的時間,這就是dead time,而這個dead time就是連接到電感的一端,且因為它的電壓變化,所以就會讓電感產生出相反的電流變化而形成振盪
接下來,如果這個dead time是無法避免的話,那這個dead time時間當然是愈短愈好,不過,因為Buck DC-DC一般來說要提供很大的負載電流,亦即它的負載電流可能為200mA ~ 3A左右,甚至更大,而這個樣子大範圍的負載電流,對於Power MOS而言就會有反應時間的問題,因為Power MOS的size極大,所以任一端的寄生電容也不小,所以當負載電流小的時間,Power MOS的切換時間就小,其dead time時間就小,反之在3A的負載電流情況下,其換時間就長,其dead time時間就長,所以對dead time來說,不同的負載電流所需的時間就會有所不同
最後,為何dead time會這麼被受重視
因為dead time若處理不好,Power MOS極有可能被燒毀,這是很嚴重的現象,再來,dead time是一個浪費效率的時間,它的存在只因要保護Power MOS,所以它的存在只在消耗系統的效率,所以,我們當然希望它愈小愈好,如此一來系統的效率才能夠又被提升,而這是兩難的地方,所以才有些psper會探討如何作到"自我可調整的dead time",原因乃在要提高其系統的效率

finster

在大電流的情況下,你要先判斷是On-chip的Power MOS還是外掛的Power MOS
如果是On-chip的Power MOS會比較簡單些,因為你只要把最worse case的情況作simulation就可以來判斷了
假如,你的最大電流是1A,process在SS的情況下,你看一下你的Power PMOS和NMOS兩者的Gate及Drain電壓,同時再搭配看電感電流,你的dead time不能夠讓Power PMOS和NMOS有同時導通的情況出現,這個就是最理想且最小的dead time了
不過,你仍然要考慮到實際layout的unmatching,以及layout上的寄生效應和大size,大area的Power PMOS及NMOS所帶來的一些效應,所以,通常dead time在最理想的情況下,仍要再加一些delay time的容許時間會比較保險

如果是外掛的Power MOS,會比較麻煩且複雜,原因乃在因為Power MOS是外掛,所以IC到Power MOS有透過IO PAD,封裝廠的bounding wire以及bounding wire的一些寄生效應,再加上外面PCB的連接效應,和外掛Power MOS有比較大的寄生電容以及你不知道客戶會用那一顆型式的Power MOS等不確定因素,所以,會難上很多
決定外掛Power MOS的dead time方式和上面的一樣,只不過要多很多的考量因素在其中,有很多參數都需要別人來提供有辦法拿到相關的規格及參數

最後,想減小dead time,最直接的辦法就是縮小Power MOS的size,不過,這個樣子同樣會影響Power MOS可以流過的電流,故而,一般想減小dead time,一般都是從layout著手改善寄生效應及以想辦法讓產生dead time因素減到最少