有關數位電路layout的問題（via的打法）

moneling

1.就製程而言: 依製程的平坦化程度做區分
                   一般在rule裡會有定義是否允許疊在一起
% x# v2 V8 _% b0 T      0.35以上的製程一般是建議VIA打成交錯的
* g& i, i  x( s+ V: m, L& W7 F      0.25 ~ 0.13 是建設直接將VIA 疊在一起
8 _4 [  n9 q, [  T- i0 u      0.13 以下~ 因為沒使用過,要請教有用過的人

/ K' J' x4 W* i! a  <<請直接請教對製程比較了解的專家>>
3 j  x& X) j: a
# P+ A* p+ S. o$ E' q     就電流的方向而言: 直直的走不需改變電流方向會比較好
      建議是直接將VIA疊在一起
  Y* ?6 n- h$ L" _& y- [  F0 k3 Z
  2. VIA 能多打就要多打: 可以降低繞線的電阻值減少delay