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# ?4 B# e0 | z: R 只要個別元件cell (layout 不稱symbol )的驗證確認cell I/O pin name無誤，卻在應用電路block cell時發生輸出入腳位錯誤9 \0 k7 \+ F |0 a& r/ u
有可能是因為command file裡面的text layer number衝突，必須要設定text primary only(意思是指認定最上層之text)1 ^5 F) N! t- H U0 t: l k, T
7 J7 ?* _1 h& Q' M5 P
laout level ： block→cell
+ X) u: z8 N7 N1 Pblock的text和cell的text是用同一層text時：必須要設定text primary only
R/ c; _* _- Rblock的text和cell的text是用不同層text時：必須要設定主要text layer
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* ]0 J; h+ k P參考自簡氏國際設計有限公司-----積體電路佈局實務經驗書 LVS除錯篇 簡榮貴著作 |
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狗仔卡
發表於 2010-3-18 10:31:45
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