|
|
個人使用經驗：
% r/ m. |, @ `% C6 T' C0 h+ _7 \(1)Xilinx FPGA的合成使用Synplify Pro(現在已經叫Premier)較佳1 T2 o2 U2 N1 I2 ~7 K
Xilinx自己的ISE先前會有bug，效能也比較差) B8 B F; n: h, t+ ]/ t, c
place and route當然使用ISE，版本我自己覺得很舊的6.1反而比較穩2 G& _3 o+ s( J. @
特別是你clock數目較多且較複雜時
I D. O' c1 T$ S- K你若用很新的ISE版本，處理較大的SoC時很容易出現tool error
4 ?- m- L# q( @6 R7 C8 `* [7 ^(2)Altera的FPGA則是使用自家出的Qiartus-II 6.0最佳% r, p2 r0 Z+ u& X: f
FAE給我比較新的7.0之後的版本都不太順利
5 d4 n; g* Y" Z% _9 w1 M: BSynplicity之前對於altera的tool效能也不好; U2 W( d# ?. q/ a" g b
近來應該有改善了
2 @( q1 S: R; J7 Jaltera的好處是，他的timing constraint可以用近似於ASIC的SDC格式(Synopsys Design Constraint)' R$ X6 X* i9 p5 j
這樣對於ASIC對照也會有幫助 |
|
[複製鏈接]
IP卡
狗仔卡
發表於 2008-3-31 09:54:54
顯身卡