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標題: 如何把wire load設為0, 在做synthesis時? [打印本頁]

作者: klim    時間: 2009-11-11 07:09 PM
標題: 如何把wire load設為0, 在做synthesis時?
我已經設set_max_area為0, 但在data path還是會多塞buffer, 因為我的IC system clock頻率很低, 所以實在不需要這些多塞的buffer, 我猜可能是因為wire load的default有值, 故才會塞那些buffer, 故要怎麼把wire load設為0呢? 或是有其它更好的方法?
作者: petert    時間: 2009-11-18 05:00 PM
如果你用Design Compiler
$ q4 y& S+ J# l2 D- t1.查查 你的.lib檔 有沒有這種wireload model "ForQA", 以及 default_wire_load 是不是 "ForQA".. i: i# \: N! b: O7 z! u2 v  `
! [( X  w; E7 C# m) e0 z& j
default_wire_load : "ForQA" ;
0 T, w6 O6 n1 ~  / o  _$ |7 r. {- t, X( B* M& J8 C
/* QA wire-load */
# p% o" Z* g8 B0 f$ a; a4 \  wire_load("ForQA") {1 l" B/ q7 i/ ]0 j$ s
    resistance        : 0;' V. w( l3 m6 b# A+ H/ s# w
    capacitance        : 1;
" m1 q$ H, A  \) R    area        : 1;
; N: i6 {& U% |: _    slope        : 1;+ L) a  M1 R4 r
    fanout_length(1,0);. L* M0 x- ?. l' e$ M5 V
    fanout_length(10,0);% w% w; l& k) c
  }8 s- M7 Q% g  v

/ A0 Z2 m; h+ m9 i, H不是 default_wire_load : "ForQA" ;
. D2 S# j1 y# n  {' W% `則 script file 裡寫9 }* F5 |7 u& Z# ?* L( x; W( J
set auto_wire_load_selection false+ W' m" `" K" m4 v5 p
set_wire_load_mode top
8 a  C/ @7 f& Wset_wire_load_model -name ForQA -library <your_library>
& S3 u; C8 l- r0 l8 L3 A% G. H
& Y& D! N6 d2 V2.或查用 set_load 0 ... 的方法 for all ports and all nets




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