ASIC設計工程師如何保住飯碗？

mister_liu

2012-06-06-明導國際今天宣佈，日立公司(Hitachi, Ltd.)已採用Olympus-SoC™ 佈局與繞線系統開發大型ASIC晶片，並已成功達成40奈米、9000萬邏輯閘設計的投片。

日立公司資訊與電信系統部門MONOZUKURI創新中心的資深總監Kazuhisa Miyamoto表示，「日立透過採用Olympus-SoC的大型展平(flat)模式功能，輕鬆達成了9000萬個邏輯閘設計的時序收斂。Olympus不僅能夠更容易、更快速達成設計收斂，還能得到更好的結果品質。明導國際與我們的研發部門保持密切溝通，每當我們遭遇困難時，都能迅速提供支援。能以Olympus-SoC成功完成投片，對我們的業務發展來說深具意義。」
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9 y- q6 N& A" B7 r& u9 ^Olympus-SoC佈局與繞線平台的獨特、專利架構是專為解決大型、複雜IC設計問題所開發。Olympus-SoC擁有非常精簡的資料庫，能以展平模式處理具備數千萬個邏輯閘的全晶片設計。再結合原生多角多模最佳化技術，能改善大型晶片和多模多角情況的時序和訊號完整性。此系統亦提供多電壓、低功率設計的完整支援，包括時脈樹最佳化和漏電流降低的先進演算法。Olympus-SoC繞線器也可用來處理先進製程節點的複雜設計規則檢查(DRC)和可製造性設計(DFM)需求，包括樣式比對和以優先級為基礎的(priority-based)建議規則支援。Olympus-SoC系統可與Calibre®驗證和可製造性設計(DFM)平台緊密整合，能以簽核驗證 解決設計階段的製造變異性。

明導國際佈局與繞線部門總經理Pravin Madhani表示，「許多以舊式架構為基礎的佈局和繞線工具，到40奈米和28奈米節點就已不敷使用，因為它們無法協助設計人員克服千萬個邏輯閘設計的複雜度，以及高效能與低功率挑戰。Olympus-SoC架構是專為因應更小幾何節點的容量、效能和低功率需求所建置。Olympus-SoC還能與Calibre緊密結合，讓設計人員建立可滿足晶圓廠所有簽核需求的“第一次就正確”設計，不再需要耗費高成本進行重覆設計。」

mister_liu

Junior Physical Design Engineer

公      司： famous IC company
工作地点：北京

Position Tasks, Duties and Responsibilities
The ASIC Physical Design Engineer will:
( |' s; R& ]! H6 D- }6 y8 r        Complete third party IP integration and ensure vendor guidelines are followed.
. D; a6 O9 h! A6 z: Z' m# E        Responsible for physical verification (DRC/LVS).
        IO ring design, fullchip floorplan.
) z- O8 _/ Y+ d# Z9 N  ]        Block level implementation.
        Work with front-end engineers to resolve problems and achieve design closure.

Candidate Qualifications:
/ l. x( i+ Z: p+ A0 C+ ~" ECandidate must:
        Hold BSEE (MS preferred).
        Have minimum of 3 years hands-on experience in full flow IC back-end physical design and verification
5 s$ c3 x2 d7 T        Be able to complete block and chip level tapeout quality LVS and  LVS and DRC.
        Have the ability to independently identify and resolve design, tool, and flow problems.
        Have related timing and physical concept.
9 C0 ]% L; N8 ], o/ c        Be able to design and implement physical design strategies and methodologies for deep submicron designs.
        Familiar with EDA tools.
        Familiar with Linux environments.  
/ d& P( n  @0 r0 i' F6 X# N
Any of the following is beneficial:
8 G, l7 {+ M" }- A3 v; M+ c( h        STA constraint design
       Equivalence checking ?RTL to gates, and gates to gates.