如何把wire load設為0, 在做synthesis時?

petert

如果你用Design Compiler
1.查查 你的.lib檔 有沒有這種wireload model "ForQA", 以及 default_wire_load 是不是 "ForQA".

3 U5 ~& {$ s' t. |default_wire_load : "ForQA" ;
& O3 Z) `3 D- z/ S& Q7 B6 ~" I0 p  
/* QA wire-load */
7 c- k* l" I, j/ ]% s$ `! ]8 b  wire_load("ForQA") {
- ?# S* j+ x! y* B# i# p    resistance        : 0;
8 N$ c8 C' \$ j9 c8 \    capacitance        : 1;
) W4 a  T9 I0 Q$ y7 L0 a5 h    area        : 1;
- g% K7 m4 Q! ?# l. b5 K- a7 f    slope        : 1;
  T1 m9 N# P& S' y" N, d- \    fanout_length(1,0);
    fanout_length(10,0);
  s+ n6 H1 @" g  }
, h# y& q8 I4 m
不是 default_wire_load : "ForQA" ;
則 script file 裡寫
) N8 o  F+ @* h) aset auto_wire_load_selection false
set_wire_load_mode top
set_wire_load_model -name ForQA -library <your_library>

2.或查用 set_load 0 ... 的方法 for all ports and all nets