supply clamp and I/O clamp ESD

semico_ljj

原帖由 odim 於 2008-3-20 09:56 PM 發表
foundry的guideline基本上是1000um放一個,
6 c% H7 m9 x. q4 ^2 d& h實際上的概念是任何IO對power clamp的metal 阻值小於3 Ohm,
' E2 z$ @+ h, g2 q( E. J而更先進的製程進一步規定需小於1 Ohm.

2 `+ y4 d* A) n2 }* P: ~, _, {这个我也听说过，应该是比较好的经验值！不过power clamp的metal 阻值小於3 Ohm,比较难实现！

semico_ljj

原帖由 cthsu1 於 2008-9-8 11:15 PM 發表
+ H; G( L0 H( h: s. [看是哪一家製程
- u$ H& l, m5 q( I" k& DRC設計大於 100ns 小於 1us 即可
4kV 的話  NMOS 要化大一些

0.5um process的话，到5KV没问题，0。35um以下4kv可能也可以！……………………

semico_ljj

0.13um,要4kV?呵呵，有点难，不过论文上说可以到5K∼6K，可以查查看！