Virtuoso 做 CDLout 遇到的問題!!!

shangyi

一般使用composer畫完電路後 可透過CDLout將schematic轉出netlist file

% X, H4 B# X/ U  g3 R再進行Hspice模擬  在CDLout設定時 其Netlisting Mode

的設定中可以選擇 Analog 與 Digital模式 並勾選 Run in Background選項
* a7 Z7 V; M- z
但是我的 Analog選項被disable了(如圖1) 這會造成我使用 AnalogLib 元件(使用auCDL檔)
: [$ P$ Q% a/ B" u, W
所畫的電路無法轉出 請問有人知道如何把這個選項enable起來嗎?

# ?- @; r- j' t7 @  ?5 K5 `7 @- Y另外 在CDL轉出後 電阻被轉出的格式 為 Rx node1 node2 ohm $[py] $w=1 $l=100 (如圖2)

. P1 m9 E) \  U! j2 |請問要如何更改輸出格式  讓電阻轉出格式變成 Rx node1 node2 py w=1 l=100 $ ohm
6 A8 I- d" D& E1 Y8 {8 V7 D' ^, k
: n  k; U8 k# P0 l! E, q3 g# h6 v4 _敢請高手賜教  在此先行謝過!!  <_O_>

1 L1 [; H3 s6 K3 j# F
6 `5 r7 `1 m" M