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Chip123 科技應用創新平台»論壇 › Chip1 -- 基礎元件 › EDA 設計討論區 › 問一下VCS 與Verilog-XL的模擬結果

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[問題求助] 問一下VCS 與Verilog-XL的模擬結果

1^#

發表於 2009-9-18 17:47:59 | 顯示全部樓層

回復 3# 的帖子

不要讓clk 的edge和data的改變在同一個時間發生就可以避免這個現象
而initial和always 沒辦法一起寫。

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