加入T18 IOPAD之後 VSSE的gnd 會短路到所有port

DBL

大家好

在完成晶片的core之後要打上PAD去做靜電防護

但是我的VSSE PAD的接地端卻短路到所有AIN_18的port

  q* c$ |- z! q' B& S造成LVS驗證顯示短路

因為用的是TSRI給的library
6 G) W) K4 m8 o$ E2 d
) ~) V& }) j- ?: f+ M發現他們的AIN_18接口好像會直接短路到ESD的gnd @@(從layout 的佈局圖匡起來的虛線判斷的

" d6 z& U: S) x  B而且製程檔中給的一顆範例layout我也跑不過LVS QAQ

$ \8 }/ W, T" o是stream in 的時候就有問題了嗎?
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5 H8 v! |4 Z3 R2 S9 K- {. n- W請問有人有遇過類似的問題嗎 謝謝大家