關於Design Vision的問題

小人發

用工作站跑verilog的時候
; x( I. A* w6 w! x& }# }在DV的階段  出現了一個警告

Warning: Verilog writer has added 1 nets to module mem_ext using SYNOPSYS_UNCONNECTED_ as prefix.  Please use the change_names command to make the correct changes before invoking the verilog writer.  (VO-11)
# k5 d; z9 Q; R0 M1 U
這是代表我的code哪裡有問題呢

kevin

我覺得把memory o/p 先register起來,並把(A+B+C)/2 o/p 也register起來,然後再去把兩者相加後再 register一級會對Timing比較好.

小人發

各位大大   可以幫我看一下這行verilog的問題出在哪嗎
9 L0 J" F7 G5 Y+ |% U  m0 H+ a我應該要怎麼修改才好
6 m+ L2 e' H8 w1 |2 s
assign       sum_8b[7:0] = {{mem[19:12]} + {A[8:0] + B[8:0] + C[8:0]}/2};
* M: N' H, J/ p* l* c
因為是用工作站轉出netlist 然後再合成波形
會出現幾個warning

小人發

要怎麼看阿 ~~
怎麼確定合成沒錯
還有combinational loop 這是要確定什麼

bbcall

看合成後的 netlist 是否產生 combinational loop 吧!
) T% m. _6 F, x$ p5 B" n  m/ B如果確定合成沒錯, 即可忽略此訊息~

小人發

原來是floating的問題
了解了
感謝你的解答
; z2 T6 j9 e9 k: H- D. z-----------------------------------------------------
另外還有一個問題   也是在DV階段跑出來的warning 如下:

design_vision-xg-t> write_sdf -version 1.0 dpwm2.sdf
9 r; U  w3 `, v3 R  kInformation: Annotated 'cell' delays are assumed to include load delay. (UID-282)
- j% B1 u4 r4 W' l! SInformation: Writing timing information to file '/export/home/stevetu/batman/dpwm2/dpwm2.sdf'. (WT-3)
5 v) q/ N: n' B) l1 E* n$ }: @2 GWarning: Disabling timing arc between pins 'CDN' and 'Q' on cell 'mp_dpwm1/DFF_reg[102]'
! w$ ?7 y9 p( b# w         to break a timing loop. (OPT-314)
Warning: Disabling timing arc between pins 'CDN' and 'Q' on cell 'mp_dpwm1/DFF_reg[10]'
         to break a timing loop. (OPT-314)

2 P  f  u& b3 a  `- h/ L要怎麼判斷這些warning是必須要解決的
4 V0 R" z) \* J& X$ b4 z# P9 L因為我還可以把波型合成出來
: Z" M+ m6 N- ]- W2 E7 X) V, h: L可是我怕最後layout部份會有問題
2 i0 N! n3 |8 Q8 V4 P$ g) N
" T  a0 b3 `$ U- H5 T& I: r+ i[ 本帖最後由 小人發 於 2008-4-9 08:32 PM 編輯 ]

cmyang

看起來mem_ext這module是已被synthesis後的verilog netlist, 會顯示Unconnect可能有input or output floating,
0 Q! O9 f1 L) X! e- U, X2 P若是input floating要查看是否有斷線或是沒設定initial value, output floating就沒關係