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真抱歉, 補充的東西打太久, 超過30分鐘, 系統不讓我編輯了, `. ~7 u! V- y* J+ d- Y' ~$ E D
所以我再寫在另外一個回復裡, 請見諒!!!0 U" F' v7 q: N7 y
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4. 忘記補充一點...我個人覺得, 電路圖的呈現是很重要的,; V& Q) a5 k1 c1 { T' l% U$ {% F; `
即使你的電路很簡單, 用手敲hspice file比畫圖來得快很多, 我想也都還是應該畫成電路圖會比較好.
$ C% I+ I' o8 z8 K; \這裡說的電路圖是像virtuoso schematic composer 畫出來的那種, 可以用來加上自己所需要的分析去跑模擬的電路圖.$ F1 r8 h; c4 d9 b. {* y, `" s9 s& e) k
這份電路圖的功能, 我覺得第一, 是要維持designers與layout engineers目前手頭上有的電路圖之consistency.
# V7 h3 |1 E, |當然我也數次遇過designers改了電路, 卻忘記update一份新的電路圖給layout engineers, 以致到做LVS的時候才發現有所差異,
2 Z& |- f2 F9 N可是那時才發現有可能已經太晚, 已經做好了的layout經常是很compact的, 要去做compact layout的更改通常並不容易,
: I' X7 Y/ R& \* p; }* D) V不過這是另外的issue了.
7 I2 G5 Y9 y: T, S7 S8 ^/ s我想說的是, designers做好的電路圖, 可以給自己用來跑模擬, 也必須把它release出來給layout engineers,
" f( M$ A& i [6 m當designers有修改電路時, 要立刻update給layout engineers, 押日期做檔案版本確認...etc.
8 @, u0 `$ a9 H5 V以上是一般公司大略的流程.
3 i7 p( Q4 J: K而這公司的流程, 我強烈的覺得在學校裡也必須如此實行.' E( W4 q9 I+ b- C) `* B
我自己幾年前在業界服務過, 擔任layout engineer的職務, . A7 i0 W( _! F8 U6 T
所以我在到學校實驗室之後, 在還未能開始電路設計, 僅在學習階段時,
1 ^/ {5 {' |6 i實驗室的full custom 晶片佈局都是由我一手包辦.+ s5 i, O+ q" b. z5 B0 e& f8 r/ P
在我幫忙電路佈局時, 其實他們設計的電路都是用記事本一個一個subckt手敲的, 然後再加上要分析的指令.( d/ W% A6 \; N3 f+ b9 G. G
可是今天要做佈局的人是我, 我的腦子裡可沒有他們的電路圖, 所以他們必須用手畫, 或用visio...等等什麼畫圖工具都好, 畫一份電路圖出來給我.
/ x! \) [4 W3 w; P在這樣的procedure中, 只要一不小心, "inconsistency"就發生了, 相對的, 也會造成後續很多的麻煩, 在debug時浪費很多時間.# n3 q. J) m/ i9 a8 m3 d
手敲電路對於小電路來說絕對有其便利性存在, 因為我想改哪一顆的W或L, 或哪個bias voltage, 我就直接改就好啦,
+ r/ [9 ~: K) K) |/ m2 weven是一些logic gates, 像INV, NAND, NOR...etc, 的確我必須承認, 畫圖不見得會比較快.6 w* w& M; G2 \7 y9 B( i# I5 I8 I( S
要改什麼設計參數的話, 也不用再到電路圖上改, 因為那樣子的話還要再轉一次netlist出來, 好像顯得挺麻煩的. x% K& M# y5 J7 B. U# z4 I
但是, 往往就因為貪圖該"so-called""便利性", 使得layout後做LVS驗證之時, 這個"inconsistency"出現了,+ T0 X# b1 M j( [1 M+ Z
我們通常從layout裡去找到底哪裡接錯, 哪裡open, 哪裡short...etc,
" f( X3 a" [. y" u) Y找到最後, 才發現是design的人給的手畫電路圖畫錯, 或是他手敲hspice file的時候敲錯...然後再改netlist或圖, 當然也有可能動到layout...etc.
( u4 o1 y! `# I# W; k0 H這樣繞一大圈的程序好幾次花掉我很多時間, 所以這個"consistency", 是我想要特別強調的地方.' m' @* o. l. @+ z2 A2 B8 f
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5. 然後是電路hierarchy架構的建立, 這個我想也是很重要的一點,
- X: S" R8 j. [不過這個hierarchy的概念有一點點難解釋, 總之大概就是說呢, V9 y8 V7 M1 ~( F& w/ _, ^
我們無論是在做電路或是layout的時候, 都必須要有很強烈的hierarchy架構建築在我們的腦海中.) }% ~; S6 y& F# U# Q
今天一個layout的sub-block完成後, 其實應該都要能夠找到一個相對應的subckt來做LVS的比對,
- F& W: b6 n$ ~4 J5 J由bottom到top cell都必須遵循這個原則來達成, 這樣會比較好.) q. C9 \5 a5 U( Y) S* r
一方面對自己來說, 至少bottom cell已經做過LVS驗證, 到了上層的電路時若發現LVS驗證不過, 至少能夠確定大概是發生在這一層的問題,; r, i1 B" n. P' M1 f v' k% ?; `
而不會是沒有方向的, 盲目去找究竟LVS的錯誤到底是在哪裡產生的.
* v* ^+ u$ i8 b而Layout要能做到hierarchical的LVS驗證, 則netlist也必須corresponding的subckt才能做比對,% }1 m" Z) F, z! X5 v* O5 C
因此這個hierarchy架構不只是在layout時重要, 在hspice file/netlist中的重要性也絕不遜於layout本身.9 x1 H! P3 p0 N2 R
其次, 若是在公司裡面的話, 有時候...或許還蠻常的啦, 會遇到要拿以前人家做好的layout來改版的情況發生.
' ~8 u1 R2 {) h2 s) Q% ^) q) @要是當初人家的hierarchy架構沒有做好, 整個晶片都是flat的, 或是hierarchy架構做得不對,# A6 u# r: S. }
那麼你能想像, 當自己要接手做修改的困難度有多高嗎??
* I+ y$ @% b r& q. B或許hierarchy架構的觀念這樣講起來有點抽象, 不過它真的很重要, 希望有需要的人可以稍微體會看看.6 P; |* p! S# b/ {
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以上是個人一些小小的觀點, 或許有些東西過於冗長, 請路過先進不吝給予指教, 感激不盡!! |
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