PLL 的實現方法?

eject

... 這樣說吧
$ e. M2 J; ]! Y1 I) R' h如果有 PIXEL CLK 就用它除頻
0 }  x! \; I' m- ^1 D& {如果有 HSYNC 就用它倍個幾次

因為 PIXEL(DOT), HSYNC, VSYNC 之間有一定的倍數關係
如
   640x480@60Hz => 25.175MHz (39.7ns)
   DOTx800=HSYNC, 39.7ns x 800 = 31.469us
# P( H/ l& _& t0 B  u   HSYNCx525=VSYNC, 31.469us x 525 = 16.52ms (60Hz)
9 y" r8 C7 h8 v所以這樣的CLK一定會和VSYNC同步 (詳見VESA Monitor Timing SPEC)

接下來如果要VSYNC時不出CLK.. 那就用個AND閘吧 (看你用哪個MODE, SYNC有High或Low)
) ]2 y: q$ M8 {1 ^
4 }8 g8 E) B& t1 v2 I/ G還是我想的清況和你不同呢?

tommywgt

這樣子做出來的phase error會很大也, 要先看規格的要求一下下

kolong

原帖由 tommywgt 於 2007-6-11 03:02 PM 發表
這樣子做出來的phase error會很大也, 要先看規格的要求一下下

4 [* z+ H; S9 Q' s. b

3 Y+ e, Z# O- }  k; \' _嘿嘿....沒錯..
所以我現在還是用60hz去產生600hz..
7 b0 E0 R+ I% n( M, x4 g另外一個原因是因為客戶只會給我60hz的訊號啦...

tommywgt

不過我還是覺得也許會有更好的方法來設計這個東東的, 所以才會說介紹個人給之類的...哈

tieyuhsun

//可直接透過synthesis  tool用於PLD，FPGA不可 LUT delay則要採其他方式。
//所有註解都要保留

* p% g  |5 A. u: Q* y: U# A`timescale 1 ns / 1 ns
" ^' ]8 m0 d; R1 umodule xclk(sclk,ena,set,outp);
0 C/ O8 O$ O* }3 O
, e# X9 x$ Y9 B; }& ^
$ r) V6 T9 z0 o8 q2 n  x* `9 `
input sclk,ena;
$ @6 a5 G3 y. E- x  C: Q) t9 Cinput [1:0]set;
$ z* e' l) U6 ^output outp;

wire outp;
" I2 O% R% _7 c5 b- N! \2 o6 \
, n5 F" }" i7 P8 q
! ]- y0 o0 V% y
/**** Node preservation for nodeA **************/
3 m% ^  r: c0 {
' h" C3 F: @. k4 v* M. y, y+ M
//exemplar attribute nodeA_5 preserve_signal true
1 @2 ~2 `3 P+ }$ r5 T; [
. K' b$ b$ P; g6 J- N/ j4 P//exemplar attribute nodeA_4 opt keep
& _2 N/ M% @$ Z0 Q; `8 f
/**** The following comment form also works ****/

//exemplar attribute nodeA_3 preserve_signal true
& m6 ^7 l! w9 W8 j* O! o! O
//exemplar attribute nodeA_3 opt keep

' z% `$ r" S9 b( I* x& l/**** The following comment form also works ****/
; O8 C; M' k; S" q4 M2 y
//exemplar attribute nodeA_2 preserve_signal true

//exemplar attribute nodeA_2 opt keep

/**** The following comment form also works ****/
% L% ]* P) z( c
; X8 }$ Y# n3 o% M7 C  t; f//exemplar attribute nodeA_1 preserve_signal true
) l5 a4 B/ {: V1 [
//exemplar attribute nodeA_1 opt keep


/**** The following comment form also works ****/
5 R0 @5 n8 I& v
1 g- O0 e) i: ~! a% S2 [/*exemplar attribute nodeA_0 preserve_signal true
7 ~. E* v6 ?' O1 q7 Q% R0 O
0 Q/ r1 j6 |  i. Z; U6 Rexemplar attribute nodeA_0 opt keep*/


8 s4 \& j0 [. S/ X1 v


  t3 z7 M- x( _+ M' }( H

8 v. j  a% M0 ]8 g. W

5 u/ \4 s0 Q0 g  m7 q7 P* I
wire nodeA/* synthesis syn_keep=1 opt="keep"*/;
1 r& l  ~7 I* ]wire nodeA_0/* synthesis syn_keep=1 opt="keep"*/;
$ J% H$ D% ~/ }8 c5 i, v& d$ L9 \wire nodeA_1/* synthesis syn_keep=1 opt="keep"*/;
" ^  r; @5 y% n0 ]; U: ^! H- ]wire nodeA_2/* synthesis syn_keep=1 opt="keep"*/;
wire nodeA_3/* synthesis syn_keep=1 opt="keep"*/;
7 g2 E8 ?; h6 S6 Fwire nodeA_4/* synthesis syn_keep=1 opt="keep"*/;
' T, d9 I% v: A4 _- Y! U
assign#1 nodeA_0  = sclk & ena;

+ n  p; {9 s- l; q8 P; ^2 Yassign#1 nodeA_1 = ~ nodeA_0;
8 i1 c& y& j, j- k% y* Oassign#1 nodeA_2 = ~ nodeA_1;
assign#1 nodeA_3 = ~ nodeA_2;
assign#1 nodeA_4 = ~ nodeA_3;

( ], }3 S6 f6 e8 Lreg xout;

always@(nodeA_1,nodeA_2,nodeA_3,nodeA_4,set)
# g  c. T/ [( w* B) h  casez(set)
    1: xout =#1 nodeA_2;
8 N* O( r( e0 j; U& Y+ m    2: xout =#1 nodeA_3;
    3: xout =#1 nodeA_4;
9 v3 l' z; B9 A0 K- k! c    default: xout =#1 nodeA_1;
  endcase
  
assign#1 nodeA = xout;
assign#1 outp = ena ? nodeA^sclk : 1'bz;

endmodule
# ]! ^8 V2 u5 F' X# O
) }% v  U% G7 E' Z2 W- y1 m+ B
  s, V' v$ E0 L3 O
`timescale 1 ns / 1 ns
module xclk_tf();
* ^! g8 p3 g+ Q( d/ ~( Z  K- t9 c7 o
// Inputs
    reg sclk;
    reg ena;
* z% l- C: E9 F5 ?& p% }2 Q1 r    reg [1:0] set;

; U" \/ _; ~4 r+ e5 ^) _6 g+ [
' m/ y: L' K( W  B  s// Outputs
    wire outp;
. Q9 H9 A& z- ~+ l8 D! w. @
5 R, {* S% ~; g2 I5 L; M. x

    xclk UUT (
7 a" V0 X- @% k& P; G4 B) h! b7 X        .sclk(sclk),
8 ]/ u1 a- G8 F% Q5 T7 D; O8 n        .ena(ena),
; R3 y1 n" \$ `7 p3 c: W        .set(set),
        .outp(outp)
, q1 v2 Y6 y& x+ u" o$ K% C; E        );



    initial begin
) c+ }* |5 s5 e: X: h' D: R$ h; O            sclk = 0;
% q+ _" \  j' ]: Z! B- J/ [            ena = 0;
" p3 x+ E$ e( A            set = 0;
- d4 T: i" r, r% s5 ?; @) b    end
& }" w! P' T- t' M% g) u3 u7 I

always# 5 sclk = !sclk;

initial begin
) s: P4 _: m. B" q% D$ e        #100
          ena = 1;
        #2000
3 \. B7 v6 y6 C7 ]" y$ ?          set = 2;
& d/ V9 l9 W: d$ f  n, p% U1 A& {        #2000
          set = 3;
  #2000
# [" z4 ~( R" T, [& B) ?% h' t  $finish;
end
* v/ \: z0 `7 O6 pendmodule // xclk_tf

tommywgt

這個有趣了
有simulation的waveform嗎?
& R( O' g0 ?, w8 Z示波器量的更好~~~^^"

tieyuhsun

有附 test bench
! `' k$ l- X7 F  }; d確實可用！ 已實驗過，但我不會貼圖。
只要略加修改即可實現。

kokonut

請問一下你是要控制LED在顯示方面的應用嗎??

可以和你討論幾個問題嗎??
2 h# H. H* v0 B8 h( O( h& E8 }4 w
: B% k- D, T9 u5 O$ O方便留MSN嗎??

4 g! ?# R) k+ d' H感謝

kolong

沒錯...
: T4 l3 K8 K$ F' C+ S- i2 S# ^4 w+ y是要用在LED Backlight的....
其實有問題可以在這個帖子直接討論..
這個沒什麼秘密啦...
! o& \' @' M& U因為我已經申請專利了.....

yoyo20701

嗯~~大大解答蠻詳細低~~~多謝喔~~~小第在研究看看~~~~~~~��