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[問題求助] latch up

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1#
發表於 2010-10-27 17:11:25 | 只看該作者 回帖獎勵 |倒序瀏覽 |閱讀模式
我想請問各位大大,
0 ~' q" _! [8 `; a2 l; X/ ^$ F! D) V在LAYOUT時會做哪些技巧來防止latch up發生??
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2#
發表於 2010-10-28 14:19:24 | 只看該作者
關於您提到的問題
& E1 l0 r" \. G$ X- N8 [3 g, V板上先進有比較詳盡的解答了8 q0 M7 ^% h0 }" f6 h+ |
參考這篇吧
4 e8 Z. Y. ^  |0 y希望對您有幫助
% w6 I7 a0 p' t1 H
9 S" }* G( ]) b* Shttp://bbs.innoing.com/frame.php ... 6extra%3Dpage%253D1
3#
發表於 2010-12-22 09:14:44 | 只看該作者
權限不夠看不到
8 k8 r; H2 Y9 |. A4 t來鑽積分
4#
發表於 2011-1-18 19:16:13 | 只看該作者
權限不夠看不到
0 D, P, F  v$ g9 D! C7 Z來鑽積分
5#
發表於 2011-1-26 13:38:20 | 只看該作者
最簡單的方法是多打一些
' E2 r. b  r2 R( f. f( pbody contact  將低阻止
" _* R$ a' O6 G來防止 latch up
6#
發表於 2011-1-27 11:19:51 | 只看該作者
多打一些contact,或者讓mos vcc跟mos vss的contact離遠一點,不要靠太近。
7#
發表於 2011-2-21 17:25:49 | 只看該作者
防 latch-up最有效的方法当然是拉开P/N mos管的距离,这个是要面积来换的。
% p$ h+ j' m9 `7 o# e 如果你比较care面积,可以把souce段的contact往后拉,尽量使VDD与VSS的距离大一些!
8#
發表於 2011-4-1 14:19:18 | 只看該作者
DRC 的檢查都有 latchup 的項目. Pad 的部分應減少 Rwell & Rsub 阻值.
9#
發表於 2011-4-19 10:14:08 | 只看該作者
簡單來說加RING8 G4 m6 X' N2 H
不要造成PNPN結構,若有將距離拉開
10#
發表於 2011-5-12 11:51:38 | 只看該作者
權限不夠看不到
# M. P, b+ A6 x來鑽積分
11#
發表於 2011-5-12 14:19:27 | 只看該作者
嗯嗯...我知道的各位前輩都有說到喔....
12#
發表於 2011-5-19 15:23:12 | 只看該作者
權限不夠看不到...希望有人能分享!謝謝!!
13#
發表於 2011-5-23 16:34:39 | 只看該作者
多加地,P/NMOS间距拉大
14#
發表於 2011-5-27 17:18:46 | 只看該作者
权限不够! G# q$ n2 q3 o
您的帖子長度不符合要求
15#
發表於 2011-6-1 19:58:19 | 只看該作者
把CMOS操作於低溫中,溫度降低BIOPLAR元件之電流增曾變小,使NPN及PNPBIOPLAR元件之電流增益乘積不易達到1。----這是我的解法之一。
16#
發表於 2011-6-2 16:05:56 | 只看該作者
我怎么又看不了.........
17#
發表於 2011-6-5 20:41:56 | 只看該作者
我也想看,可惜,權限不夠,不知道,我只好加油一點了哦,謝謝哦
18#
發表於 2011-6-7 19:38:28 | 只看該作者
動真格認真的說,產生latch up並單只有在ic layout,製程或rd設計的電路也可能latch up的狀況產生,
19#
發表於 2011-6-8 09:55:02 | 只看該作者
權限不夠看不到
5 c% g* o) o* k! J; j, k..............
20#
發表於 2011-6-22 04:45:49 | 只看該作者
權限不夠看不到 !
( h+ P5 S5 h% o  S6 Y來鑽積分
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