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樓主: kez366
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[問題求助] PLL鎖相電路要怎麼layout...想請教各位前輩大大 謝謝

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61#
發表於 2009-4-7 01:15:14 | 只看該作者
非常謝謝兩位前輩的分享,小弟目前還在學習中,這真是非常實用的經驗與資料
62#
發表於 2009-4-17 19:36:15 | 只看該作者
很好的東西...很細緻的解說唷~~~8 h% e, A0 m+ l" ]7 y
....感謝2樓大大的解說 6 W  l. G; J( ]. ^! R; Q
....感謝3樓大大資料的分享阿...
63#
發表於 2009-4-18 10:16:58 | 只看該作者
谢谢大大的分享,对你的感谢无以言表! W7 b, P4 k; R8 D" U) t
thanks!!
64#
發表於 2009-4-23 13:53:07 | 只看該作者
謝謝大大的分享# ?4 _* ?  S: G8 w, B5 k1 z; h9 Z6 y
很棒的databese1 @4 d6 t' b+ ^9 E- T, ^
受益良多唷
! e8 K8 H! x# z* }' q2 a/ l2 W
65#
發表於 2009-5-1 07:31:04 | 只看該作者
最近正好有在學習layout PLL,受益良多啊!
66#
發表於 2009-5-6 18:34:09 | 只看該作者
VCO is the most important block, should consider with LPF together.Notice parasitic RC balance of in/out of VCO
67#
發表於 2009-5-14 23:13:12 | 只看該作者
PLL的layout各个blcok都需要很仔细的考量。* R9 o* b3 T! K: W
   首先需要确定一个宽度,通常根据应用来确定。比如可以根据该block用到的pad来确定宽度。宽度确定之后,VCO,CP摆一排,如有space,可以放IBAIS,如没有。则IBIAS可以放CP上面。LPF的形状可以适当改变。PFD 和divider放一排,PFD最好对着CP放,减小PFD的输出到CP的走线长度。
2 A& x8 G; s% S4 J1 PFD 要求采用analog方式run过LVS,保证up和dn路径最好并行layout,保持良好的对称性。
7 c8 c$ t3 _2 O2 CP也要求对称性layout,一般会在不动的电压点添加稳压cap。cp输出到VCO之间的电压控制讯号怕吵,最好加sheding。
% B  G$ r- a7 s( B( U% X3 VCO通常采用ring 架构,因此要求每一级之间的走线对称,每一级看到的输出load尽量一致。可以采用不同层metal在分配这些走线,已减小彼此间不希望的couple。外层对好加double ring(VCO很怕吵,同时也很容易吵到别人)
68#
發表於 2009-6-12 20:56:43 | 只看該作者
真是受益良多~~# i2 {; d! d4 D
6 v6 h8 F% B2 x& T感謝大大們的經驗分享~~# J* k! X4 ]) _0 a6 e2 G
: O1 n: _3 E1 L( s+ N$ \& j. P而且也回答的很詳細& Z( X3 b! v4 a4 X
9 l! Z" P3 M$ t1 w  Q3 R數位跟類比的區別也有講到( v3 E- d6 R& ~: E$ G
4 q! N( s- V* p& U" X3 I& y* d' l很受用; i
69#
發表於 2009-6-26 15:19:05 | 只看該作者
有營養的奶水好吃,一定不能放棄,感謝前輩分享!!
70#
發表於 2009-6-29 16:53:53 | 只看該作者
真是收穫良多,謝謝分享啊 !!!!!!!!!!!!!!!!!!
71#
發表於 2009-7-13 11:09:38 | 只看該作者
正好需要這份資料來參考!!- ?- |# Y: g/ K% s+ n" g& G
謝謝大大的分享~~~受益無窮!
72#
發表於 2009-7-16 13:33:57 | 只看該作者
感謝 "finster" & "shaq" 兩位大大對PLL瞭解甚深,
9 ?, e& S9 o. O  E感謝您們的分享,讓我增長見聞。
73#
發表於 2009-7-20 19:11:32 | 只看該作者

re

to PLL layout ,要特别注意不同模块之间的干扰问题,像PFD CP都是低频模块,而VCO post divider 则是高频部分。。。
74#
發表於 2009-7-22 15:08:14 | 只看該作者
感謝分享資料,8 R, W$ }: @; z2 v
下載回來看看!
% Z. `0 C' Z( \6 w+ L0 a
75#
發表於 2009-7-23 21:30:26 | 只看該作者
好人啊,分享资料,谢谢,正好跟着项目学习
76#
發表於 2009-7-25 23:20:02 | 只看該作者
有見地,學習了~
77#
發表於 2009-8-9 11:36:33 | 只看該作者
多謝你的熱心分享喔有關PLL電路還在學習當中,這真的是很實用的資料
78#
發表於 2009-8-19 11:25:21 | 只看該作者
感謝大大這樣熱情分享資訊, 這個真的是佛心來的嘛 ...... 非常謝謝
79#
發表於 2009-8-19 21:16:54 | 只看該作者
我的話   是把filter的部分off-chip說
8 w0 R7 Z8 m! u4 j2 n, K也就是把他外接在晶片外  
, u% x: i$ z8 b+ D( G; |* ~而VCO是核心部分 其餘的block就往右靠吧
& a/ m, y9 t. {9 S* |7 Z) m如果是divider兩端的訊號都會用到下一級的話
5 o& [/ A' B) T: \' p那訊號線就盡量等長囉
) f' p1 W* m# M2 q# z對了  忘了補充  我是畫LC tank的VCO  所以震盪器面積是最大的) P; ]3 g0 ~: |! N( y
其餘部分   比起來  真的很小......
% }8 e* Z0 p1 _: [
, ]  [  y4 r9 ^8 {' x. @( U6 q[ 本帖最後由 laasong 於 2009-8-19 09:30 PM 編輯 ]
80#
發表於 2009-8-21 13:59:32 | 只看該作者
感謝2樓大大分享4 E3 ^, X8 R0 ]# b' Z! ^- h0 ?

/ _& O7 B( \$ }  y/ ?最近剛要畫此電路圖9 Y8 H" l6 r" n' D8 ~
看完後受益良多,希望此版 有開個類似的討論區 在說明區塊放置的位置
, O4 Z; N  |; t. [) q+ Z' o可以讓大家互相切磋學習  感謝
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