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Critical SoC Techniques for 1st Silicon Success
2 x# A+ D( B* G* @. ~& }1 N第一次就量產成功所需的關鍵SoC技術- u9 Y4 B) m: q. [
- Y& \8 }0 M, w$ r6 Q消費和通訊市場的發展日新月異,市場競爭日趨激烈,其中產品性能不斷提升和功耗不斷降低是主要推動因素。對於在智慧型手機和平板電腦上實現最新的3G和4G應用內容而言,這些性能特性是必不可少的。: ]- \5 z- M- ?4 i$ z
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當話題轉到先進製程,許多晶片設計人員就會發現,要為此類先進應用提供所需的下一代性能、面積和功耗管理,他們也面臨著各種挑戰。+ Y; U% e( h2 B% @, u' r
$ T0 @$ V4 y Y+ k% Z% \; q4 j•性能目標不斷提高、漏電流也同時不斷升高、功耗要求持續降低,令設計工作日趨複雜。" \9 i% W9 [- D* ~# Q4 V
•低耗電模式意味著喚醒時間慢,並可能造成存儲狀態流失。
# ~3 H9 B/ D9 x8 T+ e& b% U' L2 t•新的性能和功耗管理工具可能需要專門客制化的實現技巧,因而就拉長了設計週期。
5 K: [# N* m9 H( T) @/ \•為優化系統性能需要多次進行反復設計,因而推遲了產品的上市時間。
I1 M5 n; T4 L' Z2 S+ {•先進製程設計變得更為複雜,Sign off週期延長,測試工作變得更加困難。
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/ J) e4 g8 Z. y6 A3 \7 t4 @上述這些設計困境使得設計週期延長、量產時間推遲,導致市場占有率減少、收益降低。但我們可以減少這些設計難題! ARM舉辦的“第一次就量產成功所需的關鍵SoC技術”研討會將為您提供各種有價值的資料,幫助促進SoC設計成功。該研討會將探討先進IC設計和製造所面臨的各種挑戰和解決方案,其中包括:
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•在達到最高頻率之下,仍然可以進一步降低功耗。; h6 ^& X" t5 r1 N& r% y* g
•如何降低SoC的動態和漏電功耗、降低回復正常操作模式所需的時間與功率及資料存儲之間的平衡,包括多電壓供電技術、DVFS等。* ?7 ]: _7 N0 d$ V2 i% W
•如何採用行業標準的EDA流程預測SoC性能,縮短設計週期。1 y: u- s% ?/ W+ g
•如何從SoC設計環節開始提高產品良率。# }- s! x7 a0 r* H* t* ^
•如何驗證低功耗和multiple timing corners sign off.$ h" N3 q% H5 x5 r3 C$ ?
•快速實現一次量產成功的 “必備”技術。0 h6 E) y/ P! G% b
( X" {- C, I+ r& I- ]' f8 D* {$ ~作為一名先進製程晶片設計人員,必須始終以最低功耗和最高性能作為SoC的設計目標。但製程不斷演進,為SoC設計帶來了前所未有的複雜和困難。您在開始下一項新設計前,請務必瞭解和掌握最新的制勝法寶,從而克服各種困難,設計出與眾不同的SoC,並縮短產品上市時間。立即註冊,參加ARM的“第一次就量產成功所需的關鍵SoC技術”研討會。 |
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