PLL post-sim

bigbigbird

不好意思  小弟想請問一下
" Q1 U2 f5 P: FPLL pre-sim和po-sim完的頻率會掉很多嗎
因為pre-sim用spectre RF跑能夠鎖定住
) }6 L4 i" y& K6 B  t" \但po-sim用hspice跑  Vctrl卻一直處於1.8V的地方
不知道原因為何   只能猜測說 是不是po-sim的雜散電容造成頻率掉太多
希望瞭解的版有們能夠說明一下  謝謝囉

bigbigbird

有一個很奇怪的地方  當我跑完模擬  用.measure去看VCO輸出的頻率  也是我要的
vctrl卻中就一直處於接近vdd的狀況
我也不知道是為啥~而且都不會有放電的情況
# y9 Y- S+ h* V: h' m. X, i這是我跑短時間的模擬圖之後的趨勢就是這樣= =
7 n( Q1 g0 x+ Y& E$ K+ S3 T/ ]

p12345q1

最近在研究電路, 感謝大大無私分享!

deltachen

有關PLL電路還在學習當中，多看看一些大家的想法~~~~謝謝大大分享~~~~

bigbigbird

無法貼圖...
/ L$ y1 a& X3 I- y) E! k. Y, i0 ^& }

bigbigbird

Sgw

你有考慮除頻器和buffer post-sim對VCO造成的負載嗎?

bigbigbird

我VCO的部分有單獨posim過都在我設定的頻率範圍內
- w  W! y2 @5 T! Y0 I4 y5 }po-sim的時候都是跑c+cc
3 G7 r6 M  G9 o# J# F因為我上一踢下線也是發現這個問題  
這次又遇到一次  讓我總覺得毛毛的

finster

你的pre-sim有跑過corner以及電壓和溫度的變化組合嗎??
3 {! x& W$ X+ `# a. g如果有的話,那應該不會差太多才對
另外,你的post-sim是跑only c還是rc的格式
1 n2 N- Y) ]8 c$ N8 ^因為有時候跑rc的post-sim有可能會有問題

Sgw

我建議你，先將VCO  post-sim.的tuning ragne模出來。

觀察你想鎖定的頻率是否超出你VCO的tuning range。
% ~4 o5 s& D7 J
我想可能是因為layout完，走線的寄生效應，導致你的頻率降低;
- u* ?, L6 ]; O, _
整個tuning向低頻平移，導致你鎖不到你想要的頻率，使Vctrl停在1.8V。

以上是小弟的觀點