加入T18 ESD IOPAD之後 VSSE的gnd 會短路到所有port

DBL

大家好

在完成晶片的core之後要打上PAD去做靜電防護

  X1 E5 [. S  N7 k但是我的VSSE PAD的接地端卻短路到所有AIN_18的port
8 b9 h6 a* ]- B& C) F" Q
1 b- w) K" ?& ~, k- F- k造成LVS驗證顯示短路
# r  P" o; n7 d4 K- q
因為用的是TSRI給的library
  \8 j& W9 u) k8 M( ^& |8 J
發現他們的AIN_18接口好像會直接短路到ESD的gnd @@(從layout 的佈局圖匡起來的虛線判斷的

; K7 R, X4 O4 ^* E7 u* @而且製程檔中給的一顆範例layout我也跑不過LVS QAQ

* N# j$ ^9 c  g3 E是stream in 的時候就有問題了嗎?

請問有人有遇過類似的問題嗎 謝謝大家