加入T18 ESD IOPAD之後 VSSE的gnd 會短路到所有port

DBL

大家好

在完成晶片的core之後要打上PAD去做靜電防護
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- Z9 b2 H# O( t; t. O但是我的VSSE PAD的接地端卻短路到所有AIN_18的port

造成LVS驗證顯示短路

$ ~; S. [2 R, a$ O因為用的是TSRI給的library

3 y0 U9 c* Z4 s. N5 w2 y. r' a! Y  y發現他們的AIN_18接口好像會直接短路到ESD的gnd @@(從layout 的佈局圖匡起來的虛線判斷的

2 @$ {$ o6 L! H4 F2 V; K而且製程檔中給的一顆範例layout我也跑不過LVS QAQ
! T& V; |& W8 s% {
是stream in 的時候就有問題了嗎?

請問有人有遇過類似的問題嗎 謝謝大家