請問任意餘數產生器要如何設計 - [懸賞 RDB 10 元]

masonchung

Verilog " % "餘數運算 無法合成硬體
( ]$ O% l# ]* x9 E2 t2 ~& N有人知道可合成的"任意餘數產生器"要如何設計嗎?
) Y. H' Y0 K3 @  c9 q3 i  b" l亦即求 X % Y (Y的值不固定,X ,Y均假設小於128)
; F' [0 t  d0 |2 C7 d$ }$ r
! m8 J2 Q$ B2 ~. v5 j3 b3 R[ 本帖最後由 masonchung 於 2007-1-25 02:42 PM 編輯 ]

tommywgt

如題, 所以使用除法器就行了
在fpga的tool都有內建不用錢的lib
在dc下可以呼叫design well的除法器
想自己寫的話有二個方法你可以試試看 1)長除法 (就是國小敎的那個除法數學) 2) Radix-4除法器
% q. k* |! x- T: ^6 u
4 h  Y$ k# m6 T以上的方法我都有試過, 你也可以試試看, 一定可行的, 試完要給RDB哦!

masonchung

恩,我可能沒說明清楚
1 |% B% Q8 h; r/ b/ V- M重點是=> 除數(Y)是個不固定長度(每次計算要能調整bit數,可能因外來條件而變)
+ n$ m" j0 i- Z, i7 O這樣的(餘數產生器)除法器可以寫的出來嗎
8 I$ }3 l2 d5 `8 O& i* R; ?& ]
3 w7 M% b& }- d- C2 C[ 本帖最後由 masonchung 於 2007-1-30 10:08 PM 編輯 ]

tommywgt

如題, 我可以再補充多一點:
0 w+ m' r& y' ]! E& M, \8 U% \自己寫的話我還是建議: 1)長除法 (就是國小敎的那個除法數學) 2) Radix-4除法器
# V) }3 S# E; n1 [2 v' z  K; s. y
在synsizable的code不可能故意寫很大的code等著用, 所以呢, 我這先提出二個方案
5 }0 O$ O# x+ r2 D6 m1)
" \( ]+ y. i1 E. P2 W在verilog下有個東東叫'define
$ f$ ^; n) G7 q在vhdl中有個東東叫constant的
, N' M) h6 F' ^. P8 _* {透過宣告來知道word legth
8 T' N8 J  z+ E6 k! w4 _! k一定可以的

2)
" d; S% H/ o& z在使用這個自己寫的lib時用generic (vhdl)或parameter (verilog)傳入長度, 在code裡就可以判斷了
+ Y8 @& r! v, d" @" d
這時for跟while這些不常用的指令就很好用了, 而且一定可以合出真正的硬體的

masonchung

對了請問一下用for 迴圈去做
. }9 D+ N# ]3 b這樣如果除數(Y)有(7~1)個bit可變化
, N5 m3 z& U* @- _8 R, _' R) |2 K是不是會產生7個除法器 (7bits DIV,6bits DIV,...,2bits DIV,1 bit DIV)?
6 O# z- d6 q% f, p; G還是128個除法器?
有無更省gate count的做法呢?

tommywgt

在二進位的長除法其實只有比大小而已
用FOR去比的次數就是你的被除數BIT數(不是除數喔)而不是每一次都產生一個完整的除法器
: ^- ?) f# A2 r% A% H5 u9 @6 X
8 U: F% |3 M. |+ j+ h7 Y長除法做出來後你可以試一下RADIX-4除法器, gate count比較小, 速度也比較快...

tommywgt

這個問題還是沒有解決嗎???

masonchung

謝謝 tommywgt 大
. V8 j8 e) j6 g$ v我想出長除法的code囉