新手layout 學生題~missing gate?

youshutupcc

剛剛layout完

0 w/ k$ _: e  Z( ddrc過了

可是lvs一直說是missing gate
# E& m6 H8 z$ R# c
0 q) D; s5 d% j$ U% s請問missing gate有可能是哪些地方產生問題..

6 X9 u) F1 J, X  P5 Kdebug一天了..就是有盲點..

請高人指點指點 <●>

. k# D% D& M+ L4 n9 N( `; H謝謝^^

motofatfat

多PO一點訊息上來
% Z  U7 i2 y; e* h  Q如 LVS  report
以目前看到的資訊
; @  c9 Q8 }/ r" \6 E  ]只能 "博杯"  來問神明ㄌ

小緯仔

可能是你線接錯了
) ?2 p$ |( p6 a; Y' `5 @: O$ Z& u導致LVS判斷你有地方沒有畫出來
0 j7 V  G8 \6 Q  I不過看到你的帳號....我想你還是去問學長吧XD...

freeson

看是不是port name設錯~  或是一時手抖...動到schematic XD

rd66529

那應該是你的線有接錯了~
才會導致mos認不到~

bernie820

呵呵
! `2 _3 e6 B  E/ `0 @0 h% Q9 A* a
這問題很常見

- l$ b. s5 M- R. W2 P& f3 J2 K+ |也很好解決...
" _0 V: H& R2 n( ^" ?9 A
, l! O: j1 M) I你去看lvs的 report
& ~# E, a" d  X往下拉~
會看到一個資料
上面寫
% z- K! a5 x5 \* |' H2 F$ U' l, h' t$ {source 和 layout
你兩個去對照一下
; f7 \+ _2 U! n  H就可以看到是那一個閘極畫錯了
3 p4 v; G, ~- U+ X7 n4 I6 M不能說畫錯!應該說 電路和佈局不依!!!

tsung105

要看Layout and Source 的MOS數目有沒有一致

killerwind10

有可能是你接線沒接到
你看看是~layout還是電晶體閘極層問題

semico_ljj

從最小的模塊做起，一個接一個的完成驗證

semico_ljj

從最小的模塊做起，一個接一個的完成驗證

killerwind10

missing gate 應該表示沒有抓到閘極的腳位
, d, r) _9 O! L' B6 c; A你應該由電晶體邏輯閘跟layout去查看看腳位