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[問題求助] 請問關於POWER MOS 的layout

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1#
發表於 2008-9-27 13:27:55 | 只看該作者 回帖獎勵 |倒序瀏覽 |閱讀模式
如題, 請問各位LAYOUT達人, 在設計POWER MOS 的LAYOUT時5 Y3 y( J1 j- V5 e; }$ I, h# Y

% g' E- z% L3 S有沒有比較省面積又可以降低RDS的做法呢?有參考資料可以提供% A, u; ~' p- T5 F( E
: [4 G8 h+ u& G( u1 t
小弟研究一下嗎? thanks
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2#
發表於 2008-10-10 12:53:06 | 只看該作者
你可以參考"The ART of ANALOG LAYOUT"這本書的P413~416,裡面的詳細說明power mos layout和power line plan,可以參考看看哦~~~
3#
發表於 2008-10-13 18:38:29 | 只看該作者
儘量共同Drain面積,這樣就以降低RDS.............................
4#
 樓主| 發表於 2008-10-13 22:44:59 | 只看該作者
請問CM168899, - ?4 \, v% v! ~0 c
# Q! ^- E7 T8 _; W! @
共用drain 會讓RDS變小的原理是甚麼原因呀?小弟不解,煩請解惑, thanks
5#
發表於 2008-10-13 23:40:27 | 只看該作者
原帖由 sensing 於 2008-10-13 10:44 PM 發表
4 f$ w8 ?# G4 S( S請問CM168899, 3 D4 u: `% I) `# M) D3 |/ [

  n' ?$ u2 v' l5 g共用drain 會讓RDS變小的原理是甚麼原因呀?小弟不解,煩請解惑, thanks

9 W8 e. r( L* X# I6 ]. Q" d, ^( X! N* f0 J/ W# B5 `* E
hello!
' U( q, I+ t2 Q. O% Z4 N- a. e共用drain主要的目地是要保護或隔離drain端訊號,因為一般會drain接output signal,source接gnd鐹vdd,利用source來隔離與外部(core的部分)訊號。+ D' Z9 d* [% A
Rds要小呢,主要考慮在POWER LINE的PLAN,你可以參考"The ART of ANALOG LAYOUT P413~416",但實驗上的效果還是需要自已經過驗証,畢竟每家公司產品都不同,並不是所有的CASE都可以統一套用。
8 B" b$ U& @6 V另外,你也可以參考別家公司的IC, 看他們在power mos方面是怎麼plan的。
6#
 樓主| 發表於 2008-10-15 23:10:04 | 只看該作者
可是從書上要降低RDS的方式無非是加大(W/L) ratio, 或是提高(VGS-VTH),/ {) m( g: z* S8 C# e3 m; o( x& @5 u
3 v- g" C+ V# X& {+ u
因此通常POWER MOS的面積都不會太小, 所以才有書上non-conventional的LAYOUT方式. \2 d2 f- P  l' u

: A; d9 m0 B7 i) j目的也是提高單位面積內(W/L), 因此小弟不解POWER LINE的PLAN指的是METAL的拉線嗎?
$ n# z/ q2 d5 {# s4 }) R
: i# A3 _5 i) P0 ?! w- I; ]煩請高手替小弟解惑, thanks
7#
發表於 2008-10-15 23:28:08 | 只看該作者
原帖由 sensing 於 2008-10-15 11:10 PM 發表
6 r$ [# t% {1 J: H4 W* ~可是從書上要降低RDS的方式無非是加大(W/L) ratio, 或是提高(VGS-VTH),4 h4 |+ c' O" J+ }

; k2 n) h# _% c因此通常POWER MOS的面積都不會太小, 所以才有書上non-conventional的LAYOUT方式
/ r: a0 B  e/ J& m) N% D
. S9 T3 M7 j3 f1 e8 j. S- f目的也是提高單位面積內(W/L), 因此小弟不解POWER LINE ...
. @' r8 ?& \/ b4 Z/ r6 K* o
' m1 U8 Q* J7 i( [
POWER LINE的PLAN指的是METAL的拉線嗎?. f5 e1 K# E$ o8 }/ e9 I
→ 是的~ power line plan不佳,會響影RDS比較多,另外bond pad和bonding wire多寡也會有影響,一點點。- W9 M' ?5 S, {9 y- S1 q; n
但,影響多多或多少,可能需要多多實驗囉。
8#
發表於 2008-10-18 12:04:18 | 只看該作者
而且,雖然「要降低RDS的方式無非是加大(W/L) ratio」,但你絕對有成本上的考量,不可能無限制的加大,所以應該想的是,如何在有限的面積內,能夠達到最小的RDS,所以sometimes會考慮用井型,或蛇型,或許能夠將單位面積內(W/L)提到最高,但同時還需考量esd的問題,因為將 單位面積內(W/L)提到最高,esd效果未必ok~
6 Y: @: y, E( k, k7 [另外,降低rds的方法如上一帖所說的power line plan,正確來說應該是diff以上的metal plan(m1~mx),都會有影響。
9#
 樓主| 發表於 2008-10-18 23:21:18 | 只看該作者
恩, 小弟同意樓上小包兄的見解, 通常w/L並無法無限制加大, 雖然這是最有效降低RDS的ㄧ個方法8 l! c: l4 P! f' D9 m' d2 |8 C) Y
" _, c2 H& D$ U  ^
其實, 所謂的"較低的RON"應該是在相同的LAYOUT面積下來比較才有意義, 也就是說在相同的面積下
$ K6 ~2 g8 i/ ^# M1 I$ ]
6 v: P8 V7 Q6 V創造出更大的W/L比值, 當然各家方式不一, 只是您所說的metal line plan真是會造成無法降低: O; i6 Q4 f# C1 A9 ^9 I! @) s) p. n
' \+ w. K) X7 R- M3 }1 {( J' `
RON的 bottle neck , 這點小弟是比較需要好好了解一下說, 通常metal 的走線應該也是儘量加大線寬
& L9 P# Z4 s7 P, t8 B: i  a' z' |& m6 C
還是有其它方式, 小弟願聞其詳
10#
發表於 2008-10-19 00:50:18 | 只看該作者
你可以從這個角度來想,power mos一定就是一種length,所以mos從drain到source的等效阻值是固定的,這是rds的基本值,那剩下多出來的阻值就是pad到mos contact的阻值,這就是我說的metal line plan的重點了,plan佳,會使pad到mos contact這一段路的阻值小,這樣去降低rds才有效~那要怎麼plan呢,其實可以試很多種方法,並且可以自行計算其中的等效阻值以找到最佳的方式,不過還是要經過實際驗証啦~我能說的就這麼多囉!!
11#
發表於 2008-10-21 14:09:14 | 只看該作者

POWER MOS 的layout

u can reference pattern of RT
8 q& d. ^5 r) H% e2 B$ n0 F* }I have apply a pattern for power mos strature
12#
發表於 2009-10-23 21:20:44 | 只看該作者
一直沒時間看the art of analog layout,太多了懶得看
# G5 w1 J  y, r感謝大大的經驗分享,收穫良多....
13#
發表於 2009-10-30 21:39:17 | 只看該作者
看来the art of analog layout 还是 必须好好去看看的啊!!!!!!!!!!!!!!!
14#
發表於 2009-11-2 22:35:24 | 只看該作者
PS:补充以下内容,以便防止有混淆的概念
3 |4 l1 g: n& {; [& |+ P- A+ p$ S1 G# p8 L: E4 M9 @- ]
1,决定POWER MOS性能的因素很多而不仅仅是RDS
7 P+ r% N( p1 w+ n3 }0 k2,TOP Metal 的 power line plan基本不会影响到RDS(不考虑METAL RES情况),而是指较合理的power line plan会省出额外的空间来增加W/L,从而降低整体MOS RDS% H  M% F4 T# i& d" Q) v
3,S/D合并不能降低RDS,相反就合并的管子本身来说,反而会增大RDS(S/D 与金属接触面积减小),这一点在差分管匹配的时候影响尤其巨大。这样的优势是,降低S/D面积,也就降低了D端电容,同时也省出额外空间,可用于增大W/L,从而降低Ron。5 v: N9 K6 x7 v( d2 O. _
4,另外,出于ESD的考虑,有时候我们需要增大D端电阻,因为反偏结受冲击损坏几率较高,大的RD用于缓冲能量.所以这样的POWER MOS D 端更类似于ESD管,接触孔较 POLY远,RD增大,但是通常这种影响相对与沟道电阻而言,是为不足道的。
* ]5 x& i( K& X8 T' n$ q) Q5,Hastings的那本版图艺术非常不错,但是他的策略更适合于老工艺,可以参考他的思路,结合我们的设计,自己创新出合理,可靠,紧凑布局,也可以参考下其他大厂的做法,一定会有收获。
1 l( j; w5 |2 W) x8 g  r" d* L( [% u1 `# k1 ?0 R
祝好运,如有误请提醒更正。:)
/ _) M, S8 g* L  u  x! ]0 v& u) M: Y! j; s9 |3 \/ P" i
[ 本帖最後由 CHIP321 於 2009-11-2 10:49 PM 編輯 ]
15#
發表於 2009-11-2 22:50:36 | 只看該作者

回復 14# 的帖子

「power line plan基本不会影响到RDS」→我並不同意哦~~事實上我們實驗出來是有差別的,而且有時後因為成本的考量,並沒有辦法選擇多層METAL或是材料較好的METAL使用,power line plan是很重要的。
16#
發表於 2009-11-3 08:58:25 | 只看該作者

回復 15# 的帖子

赞成15#,power line plan非常重要,不同的布线对RDS的影响post simulation就可以看得出。另外power mos通常都比较大,所以power line分布均匀也很重要,到各个mos的路径尽量差不多,否则电流会不均匀。
17#
發表於 2022-12-17 16:51:09 | 只看該作者
the art of analog layout 真的感覺需要看一下
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