新手LAYOUT面是問到的問題麻煩大家幫忙解答

evee017

我是新手剛從自強基金會上完LAYOUT的訓練課程..
8 k7 L4 {* `& u! p0 q2 _# U, K6 g也開始面試..但是面試機會很少履歷投了一個月了...
也才兩間面試...或許我不是本科系的關係吧..
我面試有幾個問題阿...解答不出來..要麻煩大家幫忙囉...謝謝...
1.INV阿..在OUT之前加一個CAP是什麼用途阿..為什麼...
  (不是用來穩壓的ㄇ...但答案好像不是這個)..
! D. Q7 l' i/ B; x2.看INV的電路圖寫出Netlist，為什麼這樣寫..
  四個角位可以對換ㄇ...VDD及GND可以對換ㄇ...
' r7 J2 i# ], T. c7 B8 E  為什麼...
  (Netlist不是直接從電路圖轉出去成CDL檔的ㄇ..
9 j1 @3 ?; h9 u1 y7 e! B/ ]; W9 F  我只會看Netlist但是我不會寫...結果就被打槍了..)
3 u7 n. D9 E. H8 Z# Y- C" h7 _還有問一些有關RD相關的問題..說實在的我都答不出來..
1 ]; S* Q. `8 H; `+ YLAYOUT真的好笑不是只有會畫圖..把圖畫正確電氣特性好面積小而已喔..
整個就很洩氣...

crystal_blue

一般而言面試官一定會盡全力的把面試者考倒的，因為這樣才能知道你的所知所學極限在哪裡
所以請別害怕回答，盡可能把你所知道的回答出來，別擔心自己只是會皮毛，因為從你的履歷表
, \- x. R: q% ?$ L上就知道你是新人了，也知道你是非本科系，但也不是要您認為不會是應該的。
4 S  q4 M* i% |0 S, @# D5 k
至於您提到的問題:
1.INV阿..在OUT之前加一個CAP是什麼用途:我的認知跟您的一樣，是穩壓用的，但是否在產品
7 m6 B3 E5 J! _' u( C" B3 g  不同時會有不同的結果，這點並不得而知。
2.看INV的電路圖寫出Netlist:這種測試，是為了測試面試者對於LVS時的敏感度，雖然目前有
  TOOL可以協助尋找LVS的錯，但LVS跟NETLIST的關連是無法被否認的，利用NETLIST來偵錯
! X7 b0 A8 r2 e' V4 Y  也是時常有的事，自然也要看的懂。簡單的INV NOR NAND 等等的NETLIST最好都要學習一下。
8 z2 d" n" F3 A! n- ?$ @% _5 n
! G; M7 Z' ?, U$ N: k2 E- I1 h% F除了以上的兩種問題，LAYOUT面試時也會考看NETLIST 畫出電路或是LAYOUT，以上是個人淺見
祝您面試順利 。

motofatfat

你說ㄉ netlist 應該是指spice 格式ㄉ
這是有格式ㄉ4ㄍ對應位置 D G S B是不能對調ㄉ
還要有片頭片尾

.SUBCKT INV IN OUT VDD GND
; W# K) q' @$ b# }$ k! M. kMP1 OUT IN VDD  VDD  P W=2.7U L=0.35U  M=1
MN1 OUT IN GND GND N w=1.4U L=0.35U  M=1
7 _7 [* C* D  o0 J7 j/ z.ENDS
$ v+ e7 G7 ~' l2 ]. S8 i- O' ~
懂愈多愈有幫助
加油　祝您面試順利
任何問題歡迎來問
* e2 C0 t- Z. W  [機車胖胖信箱
motofatfat@yahoo.com.tw

qqdede

基本上 加CAP 主要在電源部份,主要穩壓還有就是要濾雜訊, 電源 在IN/ OUT 之間 ,通常我們會加一顆大容量10uf及小容量0.1 or 0.01uF 來濾 高低頻率,已減少干擾源!

尤其是在IC 電源端,更應該要更接近,
; r4 _8 U  n- \
以上個人小小經驗談!

vjc5

INV輸出電容, 我跟上面幾位看法不同, 這應該是測試INV的驅動能力
因為INV往往需要計算驅動能力

lydia0616

個人去try過spice
0 `! F7 o0 [: d; q, t. q; i6 hD端S端對調後, 不會出現問題
結論  可以對調

crystal_blue

MOS為一對稱的元件，它的source跟drain在沒決定哪端接電源前，是可以交換使用的
# @! X" Y$ h/ b0 T* b5 @6 ?並不會影響元件的特性，在layout時在做並聯電路時，可以看到這方面的應用。

evee017

謝謝大家提供的答案...
我會再好好的去學習研究的...

mjubgt

補充說明 SPICE 格式
5 N  V5 v, s' OMOS在SPICE定義中可以分成一般MOS及LDD MOS兩種
以LAYOUT結構上來看,一般MOS的確可以Source / Drain 對調;後者不行.
個人的想法是, SPICE對於元件的格式是固定且無法對調; 理由如下
' E- z8 y: }# u. H1. SPICE FILE是由軟體自動轉出,格式已經固定. 除非是人為因素,不然軟題轉出的SPICE FILE應該要與電路圖一致
% v8 S2 }# r/ I, y8 [/ W$ c2. 若是S/D的位置可以任意對調,那麼LVS準確性及可靠性會令人懷疑
1 E1 \0 I9 z3 [
關於LYDIA的驗證結果, 個人看法如下
LYDIA應該是僅驗證一般MOS,這類的MOS其SOURCE / DRAIN在LAYOUT接線上本來就可以對調.因此,若是直接更改SPICE的S/D位置;LVS結果應該會如LYDIA所說,沒有影響.