關於PrimePower的問題

day766

想用PrimePower來測模擬耗電量，所以要先用Design Vision來Synthesis並產生VCD檔後，才能被PrimePower讀取，請問這是對的嗎？

0 j! G* e, K" s5 Y5 ^另外，要在Design Vision產生VCD檔，必須在testbench的檔案中加上.dump的語句。我的問題是，

" g9 \% _+ ]# f+ M請問在Verilog跟VHDL這兩種語言的檔案上，分別要怎麼加這個.dump的描述呢？(不知道要寫些什麼)

tommywgt

"沒聲"在嗎?
有空的話幫回一下吧!

masonchung

這是用來做gate-level的Power的模擬
1 F6 u4 R+ f: t2 u# J所以要先用Design Vision來Synthesis並產生VCD檔後加上 gate-level netlist 才能被PrimePower 分析

: ^$ E& t% h, t, K. \Verilog dump VCD :
) p* ~) k% b' u  n" K
initial
4 m" O- y1 M) f; G( P  begin
. g' |# f  l7 b  \8 M    $dumpfile("dut.vcd");
    $dumpvars;
( ^1 K) W) v6 M* Q8 b" l  end

Cappuccino

若用VHDL的話，可以不用在testbench加dump敘述
以用modelsim跑模擬為例，可直接在modelsim的run file裡加以下敘述
! G; `' E- x% \9 _& S! n9 N好處是不需要更改原來的testbench
有點久沒用了，如果寫錯還請多多包涵

Ex.   run.do
3 w/ `9 S5 T- A0 I" ^; x3 X- T) B" N/ |
vsim -t 1ps work.tb
Dumpfile design.vcd   (或vcd file design.vcd)
Dumpvars 1, /tb
3 D4 C  n* ^; c" G5 ^# k! C; O# ZDumpvars 2, /tb/design

masonchung

這裡有一段 VHDL TB 可以產生 dump file

use std.textio.all;
use work.string.all;
architecture tb of test is
  [" i) [; p: }9 V! l, P/ t   file io_file: TEXT open WRITE_MODE is “sim_res.dump”;
begin
     writing_sims: process
         variable buf: LINE; -- predefined access type in TEXTIO
- R& a; D* u- X. R2 }+ }" D     begin
         WRITE(buf, “Simulation results:”);
         WRITELINE(io_file, buf);
         loop
             wait on CLK;  -- loop execution on every clock edge
( a3 ?3 k* s; u, h3 b             WRITE(buf, “Current time = “);
* w! R; h/ D0 Y% G             WRITE(buf, finish_clk);  -- current simulation time
             WRITE(buf, “, clock = “);
8 W3 n; T) r" D1 W             WRITE(buf, clk);
             WRITE(buf, “, in1 = “);
             WRITE(buf, in1);   -- integer type
  Z# Z, J" y; s' a% `) V             WRITE(buf, “, out1 = “);
5 F$ [2 z" X( Q6 V  \$ d9 x9 J             WRITE(buf, out1); -- bit_vector type
1 @! C% z; ?$ R, L             WRITELINE(io_file, buf); -- write line to output file
        end loop;
, o1 L5 o+ ?! d3 V- C4 U: E    end process writing_sims;
end tb;

jason_lin

Xilinx針對試算Power有提供自動產生VCD,不知是不是你們要的.
此方法不需寫code,只要寫test banch就好了.
! B  X2 N1 I% }8 x& D3 I: lXilinx試算Power方法是由模擬後產生VCD file,然後再參考VCD file由Xpower軟體幫你自動算出,要算出最準的Power,則要仔細寫test banch去模擬.
& z1 y7 u, Q- I+ a- a$ {# o  G產生VCD方法如下:

7 A. e# v, c) G3 p0 m- |6 D............糟糕......我不會貼圖ㄝ.....
5 @3 D2 M6 D' N/ G我把方法做成一個圖片,圖貼不上去,需要的人傳短消息給我,我再寄給你們囉^___^

jason_lin

補充一下^^
是使用ISE自動產生VCD檔,不需用語法去產生.

tommywgt

"沒聲" 感謝你的標準答案
  l6 c6 j2 t+ E# H5 M7 h另外也感謝其他人的回覆跟補充