模擬OP時close loop出現奇怪的振盪現象

Bookert0921

大家好：

小弟現在在模擬一個Folded cascode two stage的OP
其open loop的響應一切正常，增益約為90dB，PM=70度
2 \3 y! @3 {% `3 v& s, ~  D& @但是把它接成close loop測試其settling時出現奇妙的振盪問題
% ^; _1 c" B( I  i( o( K8 E已經debug兩三天，實在找不出原因，之前用傳統two stage架構沒遇過這種現象
不知道是架構選取的問題，還是有哪些原因是沒考慮到的
煩請專家們抽空給點意見，謝謝
" u- X) ~' q2 A2 S! i/ z5 H
架構如圖:
4 M' [$ C; U4 X+ j6 ~. S  H
+ K: j1 a5 w& X- d- {
; t9 X1 |+ @3 g其響應如下:
( ?3 H1 D5 q( p: r

Zuman

我的理解还是phase marge的原因，这种情况的发生是因为你是用线性区的mos做调零电阻，在扫输入电压的时候，在接近VDD的时候CC与RC（MOS电阻）形成的零点会飘，使得phase marge不够i。你把mos电阻换成普通电阻试试，应该不会有这种现象了~~

arsenal_he

Try increase compensation cap.
4 o7 T  A8 l# C; E2 V5 DRe-run ac sim again while adjusting the input DC point

Bookert0921

您好
+ }' s9 b2 F( i
! x  d- A& K  K6 Q/ {* K' q6 P我原先的miller cap是4pF, totally frequency response如下

( l$ ]8 Q2 n' ?" z4 g
當初一開始就覺得是phase margin有問題，可是怎麼check都不像
當miller cap等於400pF時，這個現象仍然存在，下圖為我打入一個step之後的響應
! P+ k) E$ l0 n/ V" y3 H6 m, j
9 H& W! R0 ?; g8 x0 D# B
就只是振盪變緩了，可是整體現象仍不變
( b& I, P3 J" s6 v% H! f不知道該怎麼辦~~感謝您的回答

arsenal_he

How about set smaller plot step size?
In addition, how did u connect the close loop?

suewe

請問一下，run ac & train分析時，在output端的load是相同的嗎?
, j1 [/ [5 J+ R/ T1 X5 T1 ~2 j, |奇怪的是，在ac看到至少有100MHz的unit gain band width，怎麼會在train分時，slew rate要10us?

Bookert0921

感謝阿森納與suewe的回應，我的loading cap.都是假設為200fF
5 x1 K& w7 Q6 k+ g% j; X您說的將X軸的time step改小我試過了，仍然得到一樣的結果
其電路的接法就如同傳統的unity gain buffer如下
在vin+端打入0-1.2V(VDD)的信號來測試其slew rate與settling time
/ b8 o; X5 L; ]7 U+ w
4 z. ~1 \0 L4 G# I7 Q% G很奇妙的是，如果我打入的輸入信號是0-1V就不會有這種情況，如下圖所示
( n+ u. K: K: A+ N. s此時的slew rate就"看似"為正確的
+ @/ L* C0 g: s$ `* i% |
6 `6 H% ^) e: {6 z: V3 {; A2 O. n但對Y軸zoom in會發現還是有奇怪的振盪信號存在

# o3 p( e* A' R+ E* n打弦波去做測試，發現在input為100-MHz時
會有一個很明顯的反轉現象，關於這個我沒什麼sense
打10-MHz或1-MHz的input，輸出也會在某些地方會"措"一下
+ p. ^9 r, m  s9 h
在小弟的認知上，open loop的PM對應到的是close loop的damping factor
大不了就抖一抖，但在PM為正的情況下會越抖越小
8 J# N$ g% R' N+ A# C* b% y然而這個現象比較像是在某個點上滿足巴克豪森條件
- \0 p1 l5 y8 m能力不夠實在是無解，或許是我電路有接錯也說不定

Bookert0921

以下為我的spice code，煩請有心人士不吝指教
: F) }( D8 H8 N  N7 a- Z3 F4 K  T- p因為有點冗長就用貼圖的

hoodlum

請問樓主你跑AC分析時, 你給的信號輸入DC 是給1.2V嗎???
! `6 v* Q1 s& s若是??你的power是1.2V, 輸入DC LEVEL 1.2V 有些
MOS的操作區間應該會掉出飽和區, 這樣gain應該會掉下來
/ Y) g+ k( ^  _# D% f+ Y若不是, 那你的AC分析點並不是你跑暫態的操作點, 這樣你的
頻率響應結果並無法對應到你的暫態響應結果

Bookert0921

我貼code好了，剛剛發現點圖好像除了我自己以外都要錢
真的很抱歉，我不想故意歛財
" U6 Y0 w$ _  P' D; n( B
/ W6 J1 u' [$ H  J7 u, m; |以下為第一部分
3 u$ v; x( b$ O0 R6 v
.option post accurate acout=0
# |0 j. `0 T' t.global vdd gnd!

****** Supply ******

Vdd  vdd gnd! 1.2
' N7 N3 H" X; Y7 T" f5 ^4 GVss  gnd!  0  0
Vin1 vin+ gnd! DC='vdc' AC=1
Vin2 vin- gnd! DC='vdc'
*Vin1 vin+ gnd! DC=0.6 pulse (0V 1V 0 1u 1u 10u 20u)*SR
Vin1 vin+ gnd! sin(0.6 0.6 100X 2ns)
.param vdc=1
, ]+ s: x/ U- ]2 x( y* r' J**************************************************

- h$ h8 i6 c- c' @, y*bias*
4 L$ d. N+ ~6 \1 ~8 S! {8 |7 {
! M! _6 D1 B$ T.subckt BIAS vbiasp vcascp vbiasn vcascn
9 x( m. t: o" Z
M1        vbiasp        vcascn        nc        gnd!        nch        w=10u l=1u M=1
M2        nc        vbiasn        nd        gnd!        nch        w=10u l=1u M=4
M3        nf        vbiasn        gnd!        gnd!        nch        w=10u l=1u M=1
! J( H1 U, a! v7 I$ K6 p8 m1 Y; w, fM4        vbiasn        vcascn        nf        gnd!        nch        w=10u l=1u M=1
) k$ D  p  |, U5 h8 lM5        vcascn        vcascn        gnd!        gnd!        nch        w=2.5u l=1u M=1
9 e% ^5 O3 u& c2 C, {5 @6 gM6        vbiasn        vcascp        nh        vdd        pch        w=30u l=1u M=1
M7        nh        vbiasp        vdd        vdd        pch        w=30u l=1u M=1
M8        ni        vbiasp        vdd        vdd        pch        w=30u l=1u M=1
M9        vbiasp        vcascp        ni        vdd        pch        w=30u l=1u M=1
M10        vcascn        vcascp        nj        vdd        pch        w=30u l=1u M=1
M11        nj        vbiasp        vdd        vdd        pch        w=30u l=1u M=1
' q; z" T3 x! Z! G  d  ^M12        nk        vbiasn        gnd!        gnd!        nch        w=10u l=1u M=1
4 w5 }, X6 z& l4 [; J4 YM13        vcascp        vcascn        nk        gnd!        nch        w=10u l=1u M=1
M14        vcascp        vcascp        vdd        vdd        pch        w=7.5u l=1u M=1
Rb        nd        gnd!        2k
4 t& Q# H3 p' `  k* c8 A
4 l7 S+ }" ~7 f* B/ o+ j*start-up*
M15        vbiasp        nl        gnd!        gnd!        nch        w=10u l=1u M=1
M16        vcascp        nl        gnd!        gnd!        nch        w=10u l=1u M=1
/ |, r% o& ?2 _0 fM17        nl        vcascn        gnd!        gnd!        nch        w=10u l=1u M=1
, t* J3 ]. N- OM18        nl        gnd!        vdd        vdd        pch        w=0.2u l=1u M=1
3 a0 m5 r/ ^- u5 z) i. g
( k2 \  R( t7 m$ G) P.ends

  H6 N# E! N6 W* q) }* |  pXbias        vbiasp        vcascp        vbiasn        vcascn        BIAS
# @$ Y* i. R/ p" z
- r# V$ k8 P' s" I*first stage*
  r& Q1 x+ ]& o+ k8 uMq1        n1        vin+        n3        gnd!        nch        w=10u  l=1u M=10
*Mq2        n2        vin-        n3        gnd!        nch        w=10u  l=1u M=10
Mq2        n2        vout        n3        gnd!        nch        w=10u  l=1u M=10 *SR test
8 i. j6 j% b  O/ n2 bMq3        n1        vbiasp        vdd        vdd        pch        w=30u  l=1u M=4
Mq4        n2        vbiasp        vdd        vdd        pch        w=30u  l=1u M=4
Mq5        n4        vcascp        n2        vdd        pch        w=30u  l=1u M=1
! N- n; t/ t1 B$ SMq6        out1        vcascp        n1        vdd        pch        w=30u  l=1u M=1
, F5 W( [; d0 Z6 iMq7        n4        vcascn        n5        gnd!        nch        w=10u  l=1u M=1
% p: s$ q- y/ L: n% @' x. uMq8        out1        vcascn        n6        gnd!        nch        w=10u  l=1u M=1
Mq9        n5        n4        gnd!        gnd!        nch        w=10u  l=1u M=1
Mq10        n6        n4        gnd!        gnd!        nch        w=10u  l=1u M=1
& s# L1 D5 l6 wMq12        vbiasp        vbiasp        n1        gnd!        nch        w=10u  l=1u M=1
Mq13        vbiasp        vbiasp        n2        gnd!        nch        w=10u  l=1u M=1

Bookert0921

以下為第二部分，感謝大家看到這邊

* l% M; {  i0 o$ x+ m# OMbias2        n3        vbiasn        gnd!        gnd!        nch        w=5u l=1u M=13
/ [- \6 b  \2 n7 ]7 p& n  K* l
*two stage*

Mt1        vout        out1        gnd!        gnd!        nch        w=10u  l=1u M=6
& }6 }9 ?4 J& ]Mt2        vout        vbiasp        vdd        vdd        pch        w=30u  l=1u M=2

) \' n9 p4 d6 c( c$ W( p- Y  ?Cload        vout        gnd!        200f
" U8 c9 D4 x' z; P/ M% C
0 s8 z; P; Z6 E*lead compensation*
" c$ F! k( J8 h+ G% `8 u2 uCc        vout        n7        4p
- g: z* y2 {( @$ pMc1        n7        vdd        out1        gnd!        nch        w='Wc'  l=0.2u M=1
7 A( J8 h' @( E8 @$ C! e+ P: H9 `*Rb        n7        out1        'Rb'
9 w4 V- b, ~8 T) M7 L.param Wc=0.8u

****** Analyplysis ******
- p: D8 _; f) O( m! G.op
*** DC ***
7 K5 x- b  o- N( T4 h! [. D*.dc vminus 0.59 0.61 0.001
*.measure dc        Input-Offset        FIND        v(vin-)        WHEN        v(vout)=0.6       
. M0 Z' k. }! S% P) K% ]*** AC out ***
6 m) {8 y0 b6 J& P; u) `9 O*.ac DEC 100 1 200X
$ l! X$ a$ F. S.measure ac         Unit_gain_freq         when         vdb(vout)=0
: n' X1 Z3 e3 X, h8 R.measure ac         phase         FIND         vp(vout)        when vdb(vout)=0
.measure ac         gainmax         MAX         vdb(vout)
# H% E; }) x) a  }/ M. |.probe ac PM=par('vp(vout)+180')
) Z" A3 P& s& A.probe vdb(vout)
. ]/ p; P7 ]. S& \% C.probe vp(vout)
.temp 27
; i/ q( [4 S. m+ {7 r- M8 _! b*** Slew Rate ***
! ~* V: ^. ?/ t. e% u2 r.tran 1n 2u *100u
*.measure tran UPSR DERIV v(vout) AT=0.5u
. k7 M9 v5 R3 J*.measure tran DNSR DERIV v(vout) AT=1.5u

.end

arsenal_he

You opamp is not rail2rail in or rail2rail out, and even for 1v application, still you need to decrease the vdsat of your current sources

e2000

看起來是你第二級那邊有問題，一般的摺疊疊接怎麼跑都沒有這問題
+ T7 C' F  l* c- G; W4 n* B不然試看看把把L調整一下，不知道你是不是因為要衝增益或是計算方便才把L調這麼大

dennishsu123

檢查一下bias ckt 的 vbiasp vbiasn 波形是否為一常數值

li202

VDD才1.2V,
' B/ G7 Y- Y% x+ n# p" r輸出端又是class A, 怎麼能夠讓你跑rail to rail??
Vin能到0V也是大有問題,輸入端也不是rail to rail,
Vin=1.2V的相位失真應該是在輸出端, 因為早就失去它飽和區的操作~~
' N: V/ ^6 K' J# qAC沒有問題是因為你的輸入偏壓點DC=0.6V,當然合乎她的工作範圍
用sweep的方式,DC=0~1.2V,你就會發現哪些偏壓點的相位失真了
" ?) w. u0 k: a6 I6 |. w) c
這是新新手常出現的問題

Bookert0921

我後來debug出來了，跟大家分享一下，以下先回應各位大哥的問題
% S& M. h: Z% M/ u; G+ a: j期望可以學習到更多的東西
0 G8 g! k" c/ D( O
回應阿森納大
就算input不是rail to rail，其整體操作打0-VDD的方波在接成unity gain buffer還是可以達到應有的輸出
& B& K* r$ f  R1 v) N只是在那時並非操作在電晶體該存在的區域，所以速度會呈現像是e^-1次方緩慢成長而非線性增加
; q) {# q# B! ^/ s. p$ W以下圖為例，是一個PMOS input的two stage OP
9 ?5 r# h. @; N# \2 K, `, c
當Vin+端為VDD時，電晶體關掉，而Vout逐漸上升
左邊Vin-那顆電晶體也逐漸關掉，但相較於右方輸入級接到的是絕對VDD的值
左邊電晶體關掉但因為Vout還沒等於VDD所以subthrethold leakage會比右邊的大
最後逐漸將他充到接近VDD而完成一次buffer的操作

而輸出端是rail to rail吧！輸出為零時把下方NMOS壓到triode region輸出VDD時電流源自己triode
我之前在模擬一般的two stage OP和gain boosting OP時打方波進去都是OK的
* ^* o4 [. ^( k, W" t; P
( F4 ~8 M- K2 P回應e2000大
+ o+ t1 y8 ^% S6 ~. i7 tchannel length是為了在低壓下實現出高增益的放大器
; U( m8 ^& L6 }% R2 Y主要是因為之後要做的DAC大概估了一下gain error導致的nonlinearity而算
) j4 ]! {- G! Q& k9 x- g. ^速度上的考量是還好，重要的是精確，所以當時才會以length為1下去做設計

Bookert0921

回應li202大
輸出端肯定是可以跑0-VDD的，雖說是class A操作，在大信號的操作下
仍然有辦法把電流源hold住或者把它全部導到地
而針對你所說input DC位準在1.2V下其他電晶體會跌出saturation
4 T* A$ i1 V; l3 \& z4 n1 \+ I我有不太一樣的看法，一般來說NMOS input，在意的是common mode的下限
2 _! n) d0 O0 }5 X2 H# X  _而PMOS要注意的是common mode的上限，對NMOS input而言
6 {. g, a2 L" j: I- X只要操過那個點之後電路都會維持在saturation region
+ f' Q7 f6 M; ~1 y而會改變的是電流源的drain端voltage，但那只會讓電流源更加的deep saturation
所以應該不會造成其他電晶體跌出saturation外
而輸入端rail to rail我在前面回應過阿森納大，我認為輸入不是rail to rail沒關係
若有rail to rail的方波打進來，接成unity gain buffer後只要輸出可以rail to rail即可呈現

Bookert0921

後來這個暫態的問題我自己的發現是因為folded cascode這個獨特的架構
: |: E+ a$ q' W  J' i8 A1 T! a" `( w如同B. Razavi AIC的p.333和Martin的p.268，我把圖抓出來如下所式
% K! r" P- r- P當Iss>Ip時會潛在性的造成電路有不穩定的可能發生，我當初設計時有加入clamp transistor(圖上沒畫但code裡面有)

但是因為folded那級的電流太小，以致於NMOS的drain端遭受很大的暫態
所以我就加入.ic去看該點電壓在何時會導致不穩定，在將folded那一級的電流給加大
如同書上所講，當Iss=Ip似乎是個比較好的設計，這是我這次學習到的教訓

3 \; H0 R, D& X% m5 J: j6 c如果覺得小弟哪邊觀念不對，希望大家不吝指正
6 ]  A* n5 y  w3 G# o3 [& ^; _; q電路設計就是需要被大家教訓一下，才會刻苦銘心
9 g( [  W8 N% u; h* }, z以上，謝謝大家

semico_ljj

回復 17# Bookert0921
我觉得可能不是这个原因造成的！

chungming

your input command mode rage is 0 to Vdd - (Vsg1+Vdsat5)
+ C1 a6 {/ z) H6 G. y& soutput command mode range is Vdsat7 to VDD-Vdsat6

if this opamp is connected as unit gain buffer,
then the input & output command mode rage will be the same as vdsat7 to Vdd - (Vsg1+Vdsat5)

don't trust simulation too much !
If you really want to design a real world opamp.

Bookert0921

謝謝chungming大的回應
$ V. h! c* `9 ~2 n# I! L可以請問一下，考慮上述in/out common mode的情況下
5 k: U7 S/ e8 h) k& w8 q; ~接成UGB為何在模擬上仍可從follow input的方波從0-VDD