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本帖最後由 jacky80109 於 2011-9-26 09:47 AM 編輯 5 t+ D; H& B8 Z3 } K
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n+跟nwell是不一樣的東西，n+濃度較濃且深度較淺，並且有od的地方才有n+，nw是只要你有lay nw的地方就會被做出nw，不管上面是否有od。nw接gnd會怕漏電是有原因的，以較有名的fab廠來說是不會有這種問題存在，但關乎rd所設計的電路。撇開電路架構不說，我們就曾經遇過製程技術比較差的fab廠，因為psub的濃度沒有調好，造成nw和nw之間漏電，你想想，假設你這個時後把dummy的nw接到gnd，附近又有pmos接vdd的nw，是不是就有漏電的疑慮....( Z6 ?7 M0 f- K% |6 R% f
, B3 H& X7 f: s7 K, w% C+ M為什麼這樣皆會有漏電的疑慮?你指的是說nw<dummy>和nw<不是dummy>會漏電?那漏電和p-sub的濃度為什麼有關?p-sub應該是gnd~nw應該部會接到比這個更低的電位吧?小弟有些不懂?/ F4 i3 J/ m; q/ A& D0 w
請大哥解惑一下~感恩 |
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發表於 2011-9-26 09:43:18
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