pll鎖相環的VCO控制電壓問題，奇怪

lifusu

我的pll是用verilogA搭建的，12MHz輸入，C2=400p,C1=40p,R2=3.3k，環路帶寬＝600k，Kvco＝600MHz/v，Icp＝20uA，鎖定時，Vctrl的電壓如下，爲什麽會有這麽強烈的雜波、抖動呢？？

- s) U( m: g9 l2 w1 q還有，這種情況只在我把分頻器加進去後才會出現，分頻器去掉就不會這樣了，很奇怪，按道理這個分頻器也是理想的，不會影響什麽的啊？？

- S9 h' p( [9 ]* N8 E

finster

沒用過這套tools來跑過PLL
) @8 _5 n8 U- c/ U" ^6 M2 X; p不過,若是用HSPICE,這個樣子的ripple在初期應算是合理值,而且ripple會慢慢收斂,直到平穩,但仍會在某一些時間出現,接著又穩定,然後過一段時間又會出現........
故而,你看到的現象應是合理的

lifusu

回復 2# finster
% X7 ]4 c- ^3 g8 W
. h" k/ E* g* O! y, V/ F- e
( n& w* B0 [! H* G" ^7 h    你好，謝謝回複，我檢查了，是timestep的問題，設置小壹點，就可以了。。謝謝

xieleiscott

這個裏面Verilog代碼要寫好才行