modelsim模擬時沒有問題，quartus編譯時被列為error！

difgor0426

// Read Memory
    task read_mem;
5 G$ f$ t! W9 k; q        input [full_mem_bits - 1 : 0] addr;
        output      [DQ_BITS - 1 : 0] data;
        reg       [part_mem_bits : 0] i;
" v+ T+ q) c4 t6 f2 Z+ _# I        begin
`ifdef FULL_MEM
0 s: A& X; }# `% \            data = mem_array[addr];
2 L1 N% x3 Q4 K9 s; Y`else
4 ~2 ]( {" L0 X) l1 g            begin : loop
                for (i = 0; i < mem_used; i = i + 1) begin
                    if (addr_array === addr) begin
' |7 i$ r4 s. ?3 B                        disable loop;
, m" Y6 K) O  {1 S6 S                    end
; E8 @" D$ E1 R8 w/ |  W                end
- e5 v7 A. Y' E0 d9 u            end
$ \; t& q/ s* C9 b            if (i <= mem_used) begin
                data = mem_array;
" @7 L8 N, b9 O& L            end
`endif
        end
5 ]' R: L! d4 S" t* O; u( J    endtask

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1 |( {1 N9 Y7 y; [5 L0 c上面這一段紅色在modelsim模擬時沒有問題！
但是在quartus編譯時被列為error！
想請問一下差別在哪裡！

ikki

看看quartus 列出的error message吧,
就差在可不可合成.

michael6172

Quartus 是FPGA\CPLD合成軟體,如果跑timing simulation 就必須合成,那verilog語法就只能寫能合成的語法,所以你要看看ifdef  和 task是否可合成,如果不可合成就要改寫法

jeryuan

Just syntax for timing synthesis in QII