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[問題求助] 關於加guard ring 以及在lvs的erc error

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1#
發表於 2009-10-23 13:06:59 | 只看該作者 回帖獎勵 |倒序瀏覽 |閱讀模式
各位好。
- O+ H! }2 c6 M0 `# B我在CMOS_Transistor_Layout_KungFu這本教layout的小冊子中,在guard ring(GR)的部份讀到& @- y7 D, O; c8 ~0 \+ U2 T  b
NMOS要加 N型GR接VDD,可以吸附N型少數載子8 T1 C; ?! m/ j
PMOS要加 P型GR接VSS,可以吸附P型少數載子8 z1 f  J' J6 g9 k% e8 q, _

+ z; I: Z4 Z7 B5 H! l不知道經驗豐富的你們是不是都這樣做?7 |. {: R# l1 Y/ ?. u
一個BLOCK裡除了所需的POWER之外還有兩種型態的GR?
+ X3 r  E& b$ X- i我覺得這樣有點麻煩。因為我想若是不管N或P,只要在外圍圍一圈N或P型GR,異性相吸,同性相斥。相
- Y$ L, p2 v. C0 d6 z& w- H) k/ I- c斥的載子會因為空乏區的關係要走比較遠的路徑跑到別的BLOCK,這樣的影響應該相對比較小吧?; N1 y+ g0 q* [
6 W9 n, P6 L( C% @" p
另外,我是用TSMC 0.18UM的製程。在做lvs的時候也會有做ERC的檢查。我因為多加了這些浮空的GR" M& ~- w2 f9 @( x) R, M
造成我ERC有錯,是不是可以不用解掉呢?還是有方法解掉的呢?
7 w6 b8 |: j& g, o- m" Y附一下我的圖: 上中下的GR都是ERC有錯的部份,我問了CIC都沒回應我…難道這是非常小兒科的問題嗎? ) j* ]0 o/ {" \. s; ~% d  M

, K4 B+ S" z1 T! ]& o# G# o+ Y* W$ t) u7 Z8 H- c
[ 本帖最後由 gyamwoo 於 2009-10-23 01:10 PM 編輯 ]
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2#
 樓主| 發表於 2009-10-23 13:09:57 | 只看該作者
小冊子好像沒丟上來@_@$ z7 O: j5 Q$ f+ a1 G
小冊子好像沒丟上來@_@8 K9 t+ }$ r' V
小冊子好像沒丟上來@_@/ p% i' A$ P  m6 n) g+ G
小冊子好像沒丟上來@_@
4 m) n! c- D4 k+ F- y說實在的還不太會用chip123上的功能
3#
發表於 2009-10-23 13:15:31 | 只看該作者
如果確定都有連接上了  此錯誤可以忽略掉

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參與人數 1 +1 收起 理由
gyamwoo + 1 謝謝你回應

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4#
發表於 2009-10-23 14:01:33 | 只看該作者
我因為多加了這些浮空的GR'
4 |/ l/ A5 d7 _$ ^4 K! C% d) H 造成我ERC有錯,9 @3 k# a; q3 B  h. g
是不是可以不用解掉呢?
' p% L3 P% s$ l' k0 }' F* ~還是有方法解掉的呢?
4 w4 T* P- X' @$ A8 i2 s3 W) Q- L; W6 b5 s+ @; R9 I) A
儘可能不要浮接5 M# w' d& L( k# `6 l9 k) I
' c1 X/ R! k/ [3 w8 r5 M: c
如果確定都有連接上了 1 a, \6 q6 C$ ?& F. j: @  J# o5 |! V
此錯誤可以忽略掉$ v; Y4 B$ v. D; T+ T) ]
因為
: X. Z3 V  f3 _& ~, n有時候是 POWER NAME 沒在rule file 上$ W( V% m. W3 @3 I' b8 b5 V# l
ex:rule file 只認 vdd and gnd 是 POWER 和 GROUND
& T$ ?( F' Z* S1 ~' ?& {* E" W那你用 dvdd dvss 就會出現 / N+ z; a! l/ H8 [
floating nxwell 和 floating psub 4 h  ]; ?$ t; m+ L& l8 O
4 y3 i; _. G- _: V$ T- R
有時候是PSUB2  造成 一些  獨立 ㄉ PSUB
( E8 W$ |5 _/ H5 j/ _0 Y4 x8 _0 n7 c7 w9 E4 y% @4 y4 L, d% I. n2 B# M
我問了CIC都沒回應我…難道這是非常小兒科的問題嗎?: z  O% f( f7 i$ E
------2 D; j; z* r( o' D1 {& E. e
被你猜中了 通常只有菜ㄉ人 才會問這種問題7 ?9 ?7 p* O6 d$ Q% b( g; o
就是常有一些菜ㄉ問題 讓 教授們 不想去回答: e; q  b9 t# I4 }' j) h
所以我有空 會在這裡 哈拉 哈拉

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參與人數 1 +1 收起 理由
gyamwoo + 1 果然我很菜,哈哈哈

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5#
發表於 2009-10-24 01:28:51 | 只看該作者
你的圖浮接的PGR OR NGR有確實的用METAL接到VDD或VSS嗎?
1 I- n! T9 y5 A3 X( V# K你的LAYOUT DEVICE不是啥特殊的,這兩個ERC ERROR應該要清掉7 x4 M3 o& y: |" G' f9 [
才是.
6#
發表於 2009-10-24 23:17:52 | 只看該作者
從圖看你的pring是floating,沒接到groud,erc會抓一定是沒接(但有的是有接蛋沒給ground name,這樣也會抓出來),我是會把ERC都解掉,建議ERC也要都解掉才算OK,不過有些ERC寫的人沒寫好,有些會有假錯,譬如hot well,也會被當成沒接到POWER,而抓出來,或者NMOS做在NWEL當CAP,這也會抓出來,會寫command file也能自己加上一些erc判斷,來讓IC WORK機率提高,commmand file還是人寫的,寫的人不一定會考慮很週到,自己會寫最好,不然就是給專門在寫的人去寫(大公司都有專門寫command file的)
7#
 樓主| 發表於 2009-10-25 00:56:50 | 只看該作者
那兩條GR確定是會拉到chip的pad上,量測時會給vdd跟ground。
% ^4 D/ a; m, i3 Y% u6 p我覺得會認為是floating是不是因為我沒有接到任何一個mos或是device呢!?
8#
 樓主| 發表於 2009-10-25 01:11:28 | 只看該作者
另外再討論GUARDRING(GR)到底要不要跟POWER接在一起,因為這會讓LVS簡單不少/ U# {0 h8 y  c6 l
是這樣的啦。以前在123上面看過說GR可以跟power接在一起,但GR的效果就不會比較好。
5 I  I( _; c+ R' X1 H( T畢竟GR是要吸雜訊的,另外GR跟BODY或WELL會是逆偏的PN接面,有一空乏電容;如果接GR的電源或地是不夠純淨的話,其雜訊或抖動的電壓會不會耦合進電路降低CHIP的效能呢?
: M/ `% J7 d2 {+ f0 @7 R. e好苦惱喔
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