[問題求助] 請問關於POWER MOS 的layout

電梯直達

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發表於 2008-9-27 13:27:55 | 只看該作者回帖獎勵

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如題, 請問各位LAYOUT達人, 在設計POWER MOS 的LAYOUT時

有沒有比較省面積又可以降低RDS的做法呢?有參考資料可以提供

小弟研究一下嗎? thanks

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2^#

發表於 2008-10-10 12:53:06 | 只看該作者

你可以參考"The ART of ANALOG LAYOUT"這本書的P413~416，裡面的詳細說明power mos layout和power line plan，可以參考看看哦~~~

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CM168899

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發表於 2008-10-13 18:38:29 | 只看該作者

儘量共同Drain面積,這樣就以降低RDS.............................

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4^#

樓主| 發表於 2008-10-13 22:44:59 | 只看該作者

請問CM168899,

共用drain 會讓RDS變小的原理是甚麼原因呀?小弟不解,煩請解惑, thanks

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5^#

發表於 2008-10-13 23:40:27 | 只看該作者

原帖由 sensing 於 2008-10-13 10:44 PM 發表 ! D0 Y& [5 h; _5 k/ h; x
請問CM168899, 4 c1 b5 h* v- z8 c9 |; B/ v
8 m8 v! d& ~" y1 j3 A* O5 E
共用drain 會讓RDS變小的原理是甚麼原因呀?小弟不解,煩請解惑, thanks

hello!
共用drain主要的目地是要保護或隔離drain端訊號，因為一般會drain接output signal，source接gnd鐹vdd，利用source來隔離與外部(core的部分)訊號。
Rds要小呢，主要考慮在POWER LINE的PLAN，你可以參考"The ART of ANALOG LAYOUT P413~416"，但實驗上的效果還是需要自已經過驗証，畢竟每家公司產品都不同，並不是所有的CASE都可以統一套用。
另外，你也可以參考別家公司的IC, 看他們在power mos方面是怎麼plan的。

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6^#

樓主| 發表於 2008-10-15 23:10:04 | 只看該作者

可是從書上要降低RDS的方式無非是加大(W/L) ratio, 或是提高(VGS-VTH),

因此通常POWER MOS的面積都不會太小, 所以才有書上non-conventional的LAYOUT方式

目的也是提高單位面積內(W/L), 因此小弟不解POWER LINE的PLAN指的是METAL的拉線嗎?

煩請高手替小弟解惑, thanks

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發表於 2008-10-15 23:28:08 | 只看該作者

原帖由 sensing 於 2008-10-15 11:10 PM 發表
. `% G$ ]. q, a7 U2 Y& V& J可是從書上要降低RDS的方式無非是加大(W/L) ratio, 或是提高(VGS-VTH),
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) h" p, j2 h* X- S. q& ^+ A因此通常POWER MOS的面積都不會太小, 所以才有書上non-conventional的LAYOUT方式: `1 w4 P$ d- |

# p* w, |1 G9 y7 @" S2 x' I6 u) |目的也是提高單位面積內(W/L), 因此小弟不解POWER LINE ...

POWER LINE的PLAN指的是METAL的拉線嗎?
→ 是的~ power line plan不佳，會響影RDS比較多，另外bond pad和bonding wire多寡也會有影響，一點點。
但，影響多多或多少，可能需要多多實驗囉。

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發表於 2008-10-18 12:04:18 | 只看該作者

而且，雖然「要降低RDS的方式無非是加大(W/L) ratio」，但你絕對有成本上的考量，不可能無限制的加大，所以應該想的是，如何在有限的面積內，能夠達到最小的RDS，所以sometimes會考慮用井型，或蛇型，或許能夠將單位面積內(W/L)提到最高，但同時還需考量esd的問題，因為將單位面積內(W/L)提到最高，esd效果未必ok~
另外，降低rds的方法如上一帖所說的power line plan，正確來說應該是diff以上的metal plan（m1~mx），都會有影響。

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9^#

樓主| 發表於 2008-10-18 23:21:18 | 只看該作者

恩, 小弟同意樓上小包兄的見解, 通常w/L並無法無限制加大, 雖然這是最有效降低RDS的ㄧ個方法

其實, 所謂的"較低的RON"應該是在相同的LAYOUT面積下來比較才有意義, 也就是說在相同的面積下

創造出更大的W/L比值, 當然各家方式不一, 只是您所說的metal line plan真是會造成無法降低

RON的 bottle neck , 這點小弟是比較需要好好了解一下說, 通常metal 的走線應該也是儘量加大線寬

還是有其它方式, 小弟願聞其詳

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10^#

發表於 2008-10-19 00:50:18 | 只看該作者

你可以從這個角度來想，power mos一定就是一種length，所以mos從drain到source的等效阻值是固定的，這是rds的基本值，那剩下多出來的阻值就是pad到mos contact的阻值，這就是我說的metal line plan的重點了，plan佳，會使pad到mos contact這一段路的阻值小，這樣去降低rds才有效~那要怎麼plan呢，其實可以試很多種方法，並且可以自行計算其中的等效阻值以找到最佳的方式，不過還是要經過實際驗証啦~我能說的就這麼多囉!!

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ssss0404s

11^#

發表於 2008-10-21 14:09:14 | 只看該作者

POWER MOS 的layout

u can reference pattern of RT
I have apply a pattern for power mos strature

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arichpanda

12^#

發表於 2009-10-23 21:20:44 | 只看該作者

一直沒時間看the art of analog layout，太多了懶得看

感謝大大的經驗分享，收穫良多....

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milo_li

13^#

發表於 2009-10-30 21:39:17 | 只看該作者

看来the art of analog layout 还是必须好好去看看的啊！！！！！！！！！！！！！！！

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