uart 16550 FIFO問題

addn

各位 大大
請問有人知道uart 16550 的FIFO的電路結構嗎
! K, V0 Z) j* d- e2 J- Q  U5 r
# N& L7 x' i  t因為以前有用vhdl做一8250的功能
想加上FIFO ,變成16550的功能
所以才會想了解16550 FIFO的電路結構

依照data sheet看起來似乎是用異步fifo
寫入跟讀出fifo可以同時操作
$ Y& k; j/ a$ S' H. ?) f
可是我想到的fifo結構如果同時寫入跟讀出的話,就有機會
會發生full,empty,level trigger判斷錯誤,如下圖所示

tommywgt

非常抱歉, 這個本來的討論被我不小心刪了才要害你重貼, 那天回了很多, 這次我就回的簡潔一點好了
: G- Z2 Y% B( e" w: P
. I0 z- c/ G2 J' Y; Y
2 V+ C4 I+ E, J+ Q' K$ S! ]# j對於類似因不同clock所引起的問題我的看法有二個:
1 h$ F& `7 L" _+ L1) 使用handshake來完成資料交換 (包括status)
+ U* h0 N( \, l4 M. @* t4 ^2) 使用較高的clock

- G6 u) [$ Q( J  M由於第2點你已經有提過了, 所以我就針對第2點討論好了
) @! B" i& a8 f5 Z使用較高的clock可以有二個方式:
1) 使用二個clock之間較高的那一個
2) 使用更高的clock

無論是選1或2, 都會遇到你說的那個問題
我們的目的是不管選用哪種方式都希望可以很穩定的讀取到正確的資料, 接下來我們以RX FIFO來討論好了
假設我們在/RD時(讀STATUS)剛好有一筆資料進到RX buffer, 可能對empty及full造成以下幾個可能
1) 本來emptyl變成沒有empty
9 L6 |- \! f4 N; V: U1 r& j2) 本來沒有full變成full
3) 本來不是empty而且buffer也還夠所以empty跟full都沒改變
. J. O3 Q7 N4 L/ }7 n7 q
5 D; L, A: s+ f4 f: g+ G對於case2, 3因為不會造成任何問題, 所以估且不加以討論, 討論case 1的話會發現在/RD出現時有可能
1) /RD讀到empty, 故CPU會以為沒資料而去處理別的事, 過會兒再來讀status時才把資料捉走
2) /RD讀到沒有empty, 程式直接捉走FIFO的資料
1 U6 E9 v* G* O, C7 a; B
我只能說以上二種情況也不會有問題的, 主要的原因是這幾個信號都是1 bit.
$ h' N% x6 y- h0 Y" D3 b
再回到你顧慮的問題討論
假設說這個status是超過1 bit, 例如: buffer資料的長度, 假設FIFO長度是8的話, 那麼這個值要有3 bits類似的情況發生在/RD時有可能因為011->100時讀到111, 這個也是你圖中所表示的問題, 針對類似的問解決方法應該不少, 我在這提出一個個人的看法 (這個問題用handshake的方法也是可以解決的)
0 h9 d" N4 d: Y: K, L/ W) k
# n* D; b5 Z; w, m# ]  e/ J: q下圖是說將資料多COPY一份, 這一份資料的UPDATE跟原來的資料差了一個clock cycle
假設在/RD時剛好發生資料改變的話, 只有一個值會有問題, 透過VOTE找出沒問題的那二個再決定輸出哪一個穩定的值即可
0 H5 x. h4 M7 ^) {$ C0 }
以上, 希望會有幫助

tommywgt

類似因為不同clock而造成的問題在設計時常會遇到

有人有別的好答案嗎?

addn

您好

2 f+ i, @& I  ]! |+ \2 t) l  G感謝版主 大大的講解,提供解決方式的參考
/ B- Q" O5 Y; P
我這邊還是有一些問題
, {- s$ \. W( K, C
+ U" ]: F3 {1 P/ k. N9 O1.
" ?7 c) f4 Q" A3 v3 D. ZRX FIFO
write_ptr變動對/RD empty的影響就如同大大所講的
# M6 I! y' O1 l# O8 {& H" Rcpu對於錯誤的empty只是延遲下次在來讀FIFO資料,並不會
造成嚴重的錯誤
可是
( K2 O4 p0 l& Rread_ptr變動對於寫入FIFO full的影響就很嚴重了
當要寫入FIFO時誤判FIFO 滿了,這時就會造成溢位的動作

$ h1 G! N6 @# R0 [1 W" _2 z$ P2.
! h6 ?. ]- I, I. s  x2 p/ o16550有TIGGER LEVEL功能,可以設定當FIFO收到1,4,8或14筆資料時
去觸發中斷輸出腳INTR
這樣勢必要有TRIGGER_LEVEL_FLG邏輯來指出是否符合條件
這TRIGGER_LEVEL_FLG也要根據變動的write_ptr和read_ptr來決定
這樣INTR輸出不是就有機會產生毛刺在write_ptr和read_ptr變動時
那要怎麼消除這毛刺現象呢

3.
如果加上handshake的話,那時序動作可能就會跟16550有些差異了

tommywgt

其實在早期我遇到這類的問題也是用這樣子的方法, 近來我不太使用這個方法了, 這個方法一定可行, 但是就如你問題所說的, 會有一大堆timing的問題, 一個沒有注意到就會留下bugs
3 U2 Y8 y9 G2 h/ w" R6 W! V( H
你的思考很周詳, 顧慮也都沒有錯, 繞在一堆timing打轉時, 腦袋一定很吃力.
+ F0 Y: O' C- D3 G6 J
回到我本來的答案, 加以修改還是可以解決你的問題, 在一堆timing打轉時, 一定要非常小心什麼時候會出現什麼信號, 以及這個信號跟別的一大堆信號之間的關係, 只要這些關係都弄清楚的話的, 自然會慢慢的有答案, 在找到不會有問題的答案之前已經不知道跑了多少次的模擬了. 我講的這些你一定很清楚而且感同身受...
% t: a2 ?! E  k/ u9 R
有人說做演算法實現的人比較厲害, 看看這麼多的問題, 幾乎不會出現在演算法實現上, 所以我常常覺得不認同這句話. 一些AE在使用別人設計的IC時常會不保留的直接批評, 殊不知IC designer在這上面花了多少苦心, 深深害怕一個不小心, 多少心血就要再來一次...
. t: L( I% M0 n& E
對於你的問題我可以給另一個建議: 很多時候我們常會思考說, 當什麼信號或者狀態出現時, 要做什麼相對的回應, 只是我覺得這個回應不見得必須是即時的. 舉個例子, 在/RD出現時並不是非得把對的資料送出去不可, 在/RD的falling edge到rising edge之間的時間還很長, 資料只要在rising edge加上setup time時間之前送出去就可以確保資料的正確無誤(當然是愈早愈好), 這中間還有好長的時間可以做很多事的. 要啟動一個事件去做一件事也不見得只有一個狀態, 例如在/RD之前, /CS一定會先出現, 這中間一定還有什麼好處可以做什麼事的(這只是個假設, 因為有時會遇到AE把/CS直接接地或者讓/CS跟/RD, /WR一起出現的CASE)
5 r+ g8 a0 H- f# x
2 a$ E! C8 l; N- {- c# J4 e另外你可能對我講的handshake有點誤解, 很抱歉應該是我沒講清楚造成的
在research上有個電路叫asynchronize circuit直接翻譯就變成了非同步電路, 講非同步電路有時會令人誤解, 有時講非同步電路時講的是單純的類似ripper counter那類的電路, 在research上的非同步電路是利用一些handshake的方法來完成, 資料的交換之間並沒有clock, 當然也可以快速且正確的完成工作, 跟16550的時序是沒有任何關係, 就算你整個設計都用asynchronize circuit來完成, 還是可以做到interface timing跟16550完全相容.
5 X" R; E5 f. j( @+ ~) D至少目前, 我遇到這類問題時都用這樣子的方法來實現, 硬體不見得比較大, 電路也比較穩定.
( E2 C: |# s- \+ O
講了這麼多似乎沒有直接回答你的問題, 不過討論這類的問題常需要一來一回的, 這樣PO文似乎不太有效率, 所以我先分享一些我的經驗給你看看, 看是否對你會有所幫助.

addn

您好
9 P' _+ X9 z7 j  {7 ]感謝版主 大大的建議及經驗分享
對於數位設計的確讓人傷腦筋
有一大堆的情況都要考慮進去
  t" `" s# P# A! A% ^; P1 E需要發很大的心力在設計電路的穩定性上

大大可否對於handshake在這裡與FIFO搭配使用
, C2 \& ^" x5 O& F3 n& t- w* N再進一步說明一下呢
0 k; ^/ C1 ?5 ?  V. r
我的想法是這樣不曉得對不對
4 J, P# b6 s; t當要寫入FIFO前先通知/RD電路暫時不要改變read_ptr讀取FIFO
寫入FIFO後再通知/RD電路可正常動作
反之讀出FIFO對於寫入電路也用一樣的機制

tommywgt

意思並沒差太多

換個方式講好了
* S! P2 T' w# G, q6 y  g% \) n在狀態改變時, 總是要有相對應的信號出現, 但是別的電路對於這個信號是否需要立即處理可以視情況決定, 而這個信號會停留多久也是看你的設計決定. 一個信號出現時間不管經過多少個clock cycle在 "電路上都很容易解讀為只出現一次" .
' s, g0 l2 D2 [* G  b3 t4 ]" x( o這也是個解決的好方式.

addn

您好

可是這樣還有問題我搞不懂

  l  d' j- e& c! u1 r( A  寫入端有16Xbaud可以當clock可以達成交握動作
  讀取端邏輯,沒有讀取端的clock只有/RD脈波
8 \3 U2 ]2 H1 E  當/RD來時就表示一定要讀取,而且沒辦法
  產生及判斷交握訊號

tommywgt

需要我寫個code貼上來嗎?

addn

您好
' T8 G8 K% h% P+ p3 z& o1 I" f0 m) e
# j& y! j0 z0 E這部分我實在想不出來
如果版主 大大可以提供參考例子,那最好不過了

. y; H1 J6 B$ O) b謝謝

bosscck

原帖由 tommywgt 於 2007-3-1 14:07 發表
9 Y. ?, R- t9 T" e% ]% T9 g& {類似因為不同clock而造成的問題在設計時常會遇到

有人有別的好答案嗎?

6 f2 P! q$ A5 T1 \7 a
) X( G$ e/ h" e( {. J, s
/ F( H  p' b- o7 Y" f時序的問題這方面我去找找看,我學過我會去翻翻資料.這兩天回覆

bosscck

原帖由 bosscck 於 2007-3-6 22:10 發表
: T5 h" z5 M. ~) @3 q4 T# V; e# {; u0 ~, V


: h1 z4 z7 r8 t時序的問題這方面我去找找看,我學過我會去翻翻資料.這兩天回覆

bosscck

原帖由 bosscck 於 2007-3-6 22:19 發表
4 n, G- L6 `! w- T4 R

bosscck

原帖由 bosscck 於 2007-3-6 22:19 發表
5 w/ r6 ^* {0 Y) p

bosscck

原帖由 bosscck 於 2007-3-6 22:20 發表

bosscck

原帖由 bosscck 於 2007-3-6 22:20 發表

bosscck

clock問題,一般來說都會設計成"A主" B,C,D.....跟隨A"clock

新產品通常都是跟隨舊產品clock,除非新品有更好的clock產生器.

tommywgt

嗯...感謝你把standard cell based design flow貼出來, 可以給沒做過digital IC的人瞭解一下下

tommywgt

addn大大
: e3 J, U9 y  X$ {* v
其實我這一陣子好忙, 所以常常有點無力感...

你想一下這個東東, 如果再沒答案的話我再PO個CODE上來好嗎?
; d; N+ Y$ d  `. V! @
! ?( s0 n6 s/ B你可以試著把那個ptr改成gray code counter看看嗎?

addn

版主 大大 等你有空在幫我解答就好了啦
! H1 `6 f0 k" t( D( K
4 ^, q. k! H# N1 |# j# g  P我有找到一些對岸的異步FIFO文章,有興趣可以參考看看
http://www.21ic.com/news/html/70/show1661.htm
http://blog.21ic.com/user1/1202/archives/2006/23787.html
根據文章用格雷碼當ptr的count是可以大大降低亞穩太被取樣到的概率
; m- S& P7 `8 x" d3 `7 n7 `可是還是會有最高兩位元同時發生變化的情形,這是不是表示使用格雷
, f" g. j9 t. l! g7 `, t# j2 {碼後還是無法百分百保證正確呢
+ x! i5 X, F* N! R
# c5 O& u2 w' z$ I  l還有trigger level要如何由格雷碼的read_ptr,write_ptr去判斷呢