關於amp的match問題

minzyyl

原帖由 erwbeflkw 於 2009-7-18 08:06 PM 發表
' h, U) {* R5 W- s0 ]- d8 B方案一：
( H3 v; |' n/ @: I  AB     AB
  R, C6 O! Q7 H* o! U2 r0 F& }        x
& V( \4 Y2 A1 d$ D. e  BA     BA　　兩個兩個相互共用應該也算common-central

) {8 |. \. o# h, ]6 L. ]如果不共用
　A      B          A      B
        x        X         x
1 h. X; v/ x% I' v' L& F. F　B      A          B      A   
' |  g$ e* L2 N6 I8 K' g* ?　　 ...

# o, `$ A( s3 P4 ]方案一勉強算CC,兩兩共用但中間不共用,可能不是很match,其他基本上同意.

( U0 L' {+ p$ `( ]# K第二种如果不共用,感覺就對稱電流方向考慮應該是最好的,感覺不理想的就是如果電路比較在乎計生電容,也就是說RD比較在乎速度,就不是最佳的了吧? 不知道分析的對不對

songyafan

If you are very care match and the current ,I suggest you use the two, because its match very good than the others, about the current's orientation , you don't share the S/D can be OK.

lnxmj

但是把A,B看成一个整体时，整体间的电流方向是一致的。。。。。。

nebula0911

以我自己的作法是選第二種,原因如下:既然是輸入級,那重點就是不讓IN&IP miss match,如果在這裡就miss match的話,後面各級處理的再好都沒用.所以我會增加一點面積來達成這個效果.
$ ~8 a$ K. _$ m$ X, ?RD聽到這個理由一般都會接受.畢竟省面積到處都可能作的到,唯有輸入級的面積是省不了的!!(當然先決條件是RD能認同)

li202

原帖由 nebula0911 於 2009-7-30 03:12 PM 發表
以我自己的作法是選第二種,原因如下:既然是輸入級,那重點就是不讓IN&IP miss match,如果在這裡就miss match的話,後面各級處理的再好都沒用.所以我會增加一點面積來達成這個效果.
8 A/ c3 h. N: c) T; t  M6 mRD聽到這個理由一般都會接受.畢竟省 ...

+1

/ t6 \  u* z; c' Y輸入級的match是最重要的, 他會影響許多性能優劣

lethalkiss1

当然第2种啊
) s+ m* j! a3 T9 @3 Y4 u# k1  面积小
2 drain 面积最小， 与sub 的电容小
* x3 Q. W0 o  ^  R3 符合common central  
  L7 Y3 K9 I  ~) b' d( |( \
类比电路的mos  match， 最关键是gate基本一致， 这样vt的偏差最小啊，  就算电流方向不一致， 如果有个偏差的话， 那a和b 也是一起偏差的。

L_ju

$ t; |6 b/ t9 c' F9 F

0 r/ p5 t6 `7 Q4 s
9 F  z! v$ Q; {% p4 F- ~/ ?

antoniocc

請問各位前輩
( A) ?. F7 \* B" ^7 g; p# e
ABBA       ABBA
7 Z1 E9 _# d, U, O. R  j* ^BAAB  和  ABBA
( s1 I3 o/ q: K* O0 r% r# b
這兩種又有什麼差異??

dreamflying61

第二种较好吧！
看你的管子个数而定

garyliao70

we use 3rd method
4 B5 `4 D' p, s2 f$ V* D* Kand work well sfdr & snd ok!

minnie0606

回復 1# minzyyl

6 o9 s( V" A6 ]$ F+ Z8 n
$ b0 m5 Q! R! o- R6 ~    我都用第2種方式~common-centroid
; X) V3 B* y% j( V4 [- s    省面積~而且特性較好~
    mosㄉ條件一樣~

ONLYFLYSKY

梯度效應考量、ID電流考量。

dlchen

回復 20# minzyyl

我也想知道不共用的理由是什麼?
3 z% n: N) S& D2 I; _+ N+ e

ONLYFLYSKY

看元件的剖面圖，能夠共用的是s端或是d端，不同製程之元件能夠共用的點不同，rule與rule的規則。就彼此卡死，AA一定會分段。

minzyyl

前年發的帖子竟然還在。。。
2 L0 D' T8 J' |
現在的認識又多了點。這個例子，應該把STI和WPE算上去，那麼答案就比較明顯了。

ONLYFLYSKY

要看元件的製程，元件之端點是否能夠共用，目前遇到的元件是nmos元件都只能是獨立元件，能排的只是二維格式，因bulk是共用的，s與d共用的機會根本是不可能的

- g, ^3 V8 V$ c+ j0 z  @, Y; B依照我這個例子，我會說，看元件製程而定。
* X3 I! c6 y. }* V事情並沒有絕對，只有合理性，
rd與layout的考慮立場並不相同，唯一能夠說明的只有雙方的溝通了解。而非傾向單一方的說法。