DAC的LAYOUT排列方式

louisli

各位大大好:小弟最近在做DAC電路的LAYOUT,想請問各位大大一般CURRENT-STEERING DAC的排列方式,是如何排列,謝謝!

shaq

以前我在學校時，有看過 Q2 Random Work 的排列方式，
paper 是說可降低 INL
$ \! M- e- k. l" \+ e0 ^$ ]
! K4 V9 Y) ~( Y8 \paper 如附件所示，給你參考

louisli

感謝shaq大大無私的分享,相信會對我有幫助的,謝謝! thanks.

yhchang

最近在學Analog Layout
* g$ R" Z) z/ Y; x( }, v# p大部分的製程瑕疵 都有辦法用 Layout技巧來解決, 但是Local的random variation就幾乎是無解
而這篇Paper 提到的Q-square Random walk Layout 排列方式
就是用來解決 common centriod 佈局 所不能解決的 random Layout variation
在此也感謝 SHAQ大大無私的分享

L_ju

下载看看,感觉好东西啊,没人顶我顶

賴永諭

可參考陳柏奇老師的上課講義!!
' l/ F$ g2 g; N1 T5 }!!thanks!!!!

hitxiaojun

我在设计中参考过梯度误差补偿的排列方式，从仿真及测试结果看，10bit 200Mhz完全够用。贴上以前读过的一篇paper，以供参考。
& G+ q+ c& S2 V2 w4 A
. u; Y/ U8 ~) x  k" N[ 本帖最後由 hitxiaojun 於 2009-7-6 11:54 AM 編輯 ]

semico_ljj

很不错，谢谢大家！

gavin_su

谢谢shaq分享！！
8 m8 p8 J: M" X) ?8 \  g正在考虑此问题。

liazhen

C. Lin and K. Bult, "A 10-b, 500-MSample/s CMOS DAC in 0.6 mm2," IEEE Journal of Solid-State Circuits, vol. 33, pp. 1948 - 1958, December 1998

8 @* l0 Q7 S8 [) o! ?( N这篇论文也不错，参考一下。

ccp106

谢谢各位共享，谢谢啊，哈哈

lennychen

有時候 paper的方法不見得很有效
6 R# I. Z# m- b& C0 {# {8 i要跟量測相對應

rainning

感謝shaq大大無私的分享

iamif520

未來LAYOUT會用到，　　3QQ~

z753951

感覺DAC跟PLL是一樣困難的東西....推!下載來參考!

brianchang0406

感謝分享 好好研究一下 謝謝!! 在感謝!!

casper1628

我也來研究看看，目前有需要～～～

averyer

謝謝分享~很受用~不錯的資訊~

weizhao101

下载来看看~ 学习下~ 感谢了~

u9513349

感謝你的分享!!!真的謝謝你!!!