模擬OP時close loop出現奇怪的振盪現象

Bookert0921

大家好：
1 |/ L2 d& W8 S1 m$ P3 ^8 L; X
. J9 q! r/ o% N8 Y, h* t. T小弟現在在模擬一個Folded cascode two stage的OP
其open loop的響應一切正常，增益約為90dB，PM=70度
但是把它接成close loop測試其settling時出現奇妙的振盪問題
已經debug兩三天，實在找不出原因，之前用傳統two stage架構沒遇過這種現象
7 U5 Z: _& ?+ x: a1 |4 X' ]不知道是架構選取的問題，還是有哪些原因是沒考慮到的
煩請專家們抽空給點意見，謝謝
+ \2 H4 I* ]4 E/ g! t  q: X. R
架構如圖:
$ |' c1 R6 F5 q
- |; h8 j4 k; {( V: _' B" h
  \2 Z3 M3 }% ]- n, u  I: Z其響應如下:

Zuman

我的理解还是phase marge的原因，这种情况的发生是因为你是用线性区的mos做调零电阻，在扫输入电压的时候，在接近VDD的时候CC与RC（MOS电阻）形成的零点会飘，使得phase marge不够i。你把mos电阻换成普通电阻试试，应该不会有这种现象了~~

arsenal_he

Try increase compensation cap.
Re-run ac sim again while adjusting the input DC point

Bookert0921

您好
& p7 a4 `; z. K% _& I6 k" ?; K1 M
我原先的miller cap是4pF, totally frequency response如下
" G9 ^! p6 Z6 Y0 I; o! i1 Q0 o
3 D% w! t8 N5 _( a# y2 Z
當初一開始就覺得是phase margin有問題，可是怎麼check都不像
當miller cap等於400pF時，這個現象仍然存在，下圖為我打入一個step之後的響應

% q# D! v8 x. a' N
就只是振盪變緩了，可是整體現象仍不變
不知道該怎麼辦~~感謝您的回答

arsenal_he

' Z8 b: _* t$ O% r
How about set smaller plot step size?
9 B' G! V9 A/ _; ~! I& ~! `' RIn addition, how did u connect the close loop?

suewe

請問一下，run ac & train分析時，在output端的load是相同的嗎?
3 C' Z! N, E4 J8 M奇怪的是，在ac看到至少有100MHz的unit gain band width，怎麼會在train分時，slew rate要10us?

Bookert0921

感謝阿森納與suewe的回應，我的loading cap.都是假設為200fF
7 r' ]. N1 F$ N您說的將X軸的time step改小我試過了，仍然得到一樣的結果
6 V3 e7 |; o/ V其電路的接法就如同傳統的unity gain buffer如下
( J; a4 z) I4 ^+ g7 j0 @9 p在vin+端打入0-1.2V(VDD)的信號來測試其slew rate與settling time

很奇妙的是，如果我打入的輸入信號是0-1V就不會有這種情況，如下圖所示
" Q# p; H3 [1 m8 y$ v! _此時的slew rate就"看似"為正確的
+ L5 O1 e3 ]) o1 g
但對Y軸zoom in會發現還是有奇怪的振盪信號存在
1 e2 z$ t, m# q) |! V1 x
打弦波去做測試，發現在input為100-MHz時
會有一個很明顯的反轉現象，關於這個我沒什麼sense
; O6 e, \4 K* g. U打10-MHz或1-MHz的input，輸出也會在某些地方會"措"一下
5 t1 V1 }& i2 u# m0 A- x3 s
' f& z; T- b5 P- r/ t/ ~( W在小弟的認知上，open loop的PM對應到的是close loop的damping factor
大不了就抖一抖，但在PM為正的情況下會越抖越小
8 r& M6 y) O: x5 `, f8 {6 \然而這個現象比較像是在某個點上滿足巴克豪森條件
- L: i/ a4 F% t7 I! U/ s能力不夠實在是無解，或許是我電路有接錯也說不定

Bookert0921

以下為我的spice code，煩請有心人士不吝指教
1 P1 t5 ]; K% q( B& d因為有點冗長就用貼圖的
1 C0 m2 B1 i3 P; i* q& r/ @$ d! w; F
2 u0 U6 R7 X; X$ o

hoodlum

請問樓主你跑AC分析時, 你給的信號輸入DC 是給1.2V嗎???
若是??你的power是1.2V, 輸入DC LEVEL 1.2V 有些
7 T( ^8 n2 V. N! E' f1 Y8 rMOS的操作區間應該會掉出飽和區, 這樣gain應該會掉下來
! P/ p+ a6 q" W  S0 G若不是, 那你的AC分析點並不是你跑暫態的操作點, 這樣你的
頻率響應結果並無法對應到你的暫態響應結果

Bookert0921

我貼code好了，剛剛發現點圖好像除了我自己以外都要錢
% ]$ t% x: f/ [% c真的很抱歉，我不想故意歛財
+ b& W6 y" o2 i
4 W+ p5 W8 K; h" b( H以下為第一部分
0 @; @+ M) l) c4 n7 z: T0 N
& u- [0 R$ `8 L.option post accurate acout=0
.global vdd gnd!
, g" [8 x0 ^" u+ a2 r6 A. z
****** Supply ******
/ M2 `+ }: y6 l' H
+ k# j1 X: R  X, X6 cVdd  vdd gnd! 1.2
Vss  gnd!  0  0
. b4 Q8 ?; s0 A* F& T/ b0 eVin1 vin+ gnd! DC='vdc' AC=1
Vin2 vin- gnd! DC='vdc'
- @/ y1 ~' j& A5 b*Vin1 vin+ gnd! DC=0.6 pulse (0V 1V 0 1u 1u 10u 20u)*SR
% h0 H, e3 a6 \2 Y# v: sVin1 vin+ gnd! sin(0.6 0.6 100X 2ns)
.param vdc=1
1 s! V/ b& f* S**************************************************

*bias*

.subckt BIAS vbiasp vcascp vbiasn vcascn

% V" m2 M! L  l5 e9 ~$ m" P. h+ w% KM1        vbiasp        vcascn        nc        gnd!        nch        w=10u l=1u M=1
/ p" B2 ~, {8 IM2        nc        vbiasn        nd        gnd!        nch        w=10u l=1u M=4
M3        nf        vbiasn        gnd!        gnd!        nch        w=10u l=1u M=1
8 B( K- @% q6 h7 x  r( v* KM4        vbiasn        vcascn        nf        gnd!        nch        w=10u l=1u M=1
/ T9 }7 \+ Q) wM5        vcascn        vcascn        gnd!        gnd!        nch        w=2.5u l=1u M=1
M6        vbiasn        vcascp        nh        vdd        pch        w=30u l=1u M=1
M7        nh        vbiasp        vdd        vdd        pch        w=30u l=1u M=1
M8        ni        vbiasp        vdd        vdd        pch        w=30u l=1u M=1
M9        vbiasp        vcascp        ni        vdd        pch        w=30u l=1u M=1
  j, L! i1 g  PM10        vcascn        vcascp        nj        vdd        pch        w=30u l=1u M=1
M11        nj        vbiasp        vdd        vdd        pch        w=30u l=1u M=1
M12        nk        vbiasn        gnd!        gnd!        nch        w=10u l=1u M=1
M13        vcascp        vcascn        nk        gnd!        nch        w=10u l=1u M=1
0 {7 V, H! d  T( H1 ~8 f. k& BM14        vcascp        vcascp        vdd        vdd        pch        w=7.5u l=1u M=1
Rb        nd        gnd!        2k
, A0 q; o4 r) S0 o; `- t4 G
- @' |! I' {8 _0 h*start-up*
: ~3 C1 B3 M7 b2 eM15        vbiasp        nl        gnd!        gnd!        nch        w=10u l=1u M=1
M16        vcascp        nl        gnd!        gnd!        nch        w=10u l=1u M=1
M17        nl        vcascn        gnd!        gnd!        nch        w=10u l=1u M=1
M18        nl        gnd!        vdd        vdd        pch        w=0.2u l=1u M=1

! c8 `- }7 }5 R. p, X" m8 ^" X+ z.ends

Xbias        vbiasp        vcascp        vbiasn        vcascn        BIAS
% i# h2 m' T: [3 x, U: r5 ]
- Q- p/ f: U4 q* G3 y*first stage*
. e2 E# x; V. s+ J' p5 y$ r3 OMq1        n1        vin+        n3        gnd!        nch        w=10u  l=1u M=10
*Mq2        n2        vin-        n3        gnd!        nch        w=10u  l=1u M=10
( q9 n; r, H" p+ N& N& TMq2        n2        vout        n3        gnd!        nch        w=10u  l=1u M=10 *SR test
+ v$ r; v8 r! `+ l) _Mq3        n1        vbiasp        vdd        vdd        pch        w=30u  l=1u M=4
Mq4        n2        vbiasp        vdd        vdd        pch        w=30u  l=1u M=4
- ], ?( ?& d: s7 u. F0 b$ dMq5        n4        vcascp        n2        vdd        pch        w=30u  l=1u M=1
: [! R6 r1 R+ C/ l! l; W! Y/ zMq6        out1        vcascp        n1        vdd        pch        w=30u  l=1u M=1
Mq7        n4        vcascn        n5        gnd!        nch        w=10u  l=1u M=1
Mq8        out1        vcascn        n6        gnd!        nch        w=10u  l=1u M=1
8 F) H2 x2 L% o2 s/ M9 `1 ]Mq9        n5        n4        gnd!        gnd!        nch        w=10u  l=1u M=1
( H6 O4 Y$ W8 d2 vMq10        n6        n4        gnd!        gnd!        nch        w=10u  l=1u M=1
Mq12        vbiasp        vbiasp        n1        gnd!        nch        w=10u  l=1u M=1
Mq13        vbiasp        vbiasp        n2        gnd!        nch        w=10u  l=1u M=1

Bookert0921

以下為第二部分，感謝大家看到這邊

1 _6 g; d: j" S, b- u( qMbias2        n3        vbiasn        gnd!        gnd!        nch        w=5u l=1u M=13

*two stage*
$ t6 f9 a3 ^6 D0 H- H
) _% w* h5 q/ E1 sMt1        vout        out1        gnd!        gnd!        nch        w=10u  l=1u M=6
, b+ f4 G+ r* M' {+ R% DMt2        vout        vbiasp        vdd        vdd        pch        w=30u  l=1u M=2

Cload        vout        gnd!        200f

( z7 X* s# j9 s; i7 h0 q' t' q*lead compensation*
Cc        vout        n7        4p
+ F+ l, Y: _1 m8 Y5 ZMc1        n7        vdd        out1        gnd!        nch        w='Wc'  l=0.2u M=1
*Rb        n7        out1        'Rb'
" T; }+ L+ R& @+ W. b  _' X  w.param Wc=0.8u

- l4 h) |& i: ]- u( `1 t****** Analyplysis ******
.op
9 |" ]; a% c% y3 P*** DC ***
/ n7 R4 E/ [- z) u. M) Q! l) A*.dc vminus 0.59 0.61 0.001
/ F, n8 k9 T& w7 ~% W! c*.measure dc        Input-Offset        FIND        v(vin-)        WHEN        v(vout)=0.6       
% l- z/ X7 Q4 Z  F4 ^*** AC out ***
*.ac DEC 100 1 200X
# X1 t2 K* \- [# o- x- L+ Y.measure ac         Unit_gain_freq         when         vdb(vout)=0
& L* U. W) q3 x. S1 V, ~.measure ac         phase         FIND         vp(vout)        when vdb(vout)=0
4 c, K8 A, y; ?9 c.measure ac         gainmax         MAX         vdb(vout)
) f9 t) z6 |# w- h.probe ac PM=par('vp(vout)+180')
.probe vdb(vout)
; k* T: m+ v/ f/ D( U3 p.probe vp(vout)
4 Y4 S6 T6 Y9 ^+ {.temp 27
8 U( J5 S! e  d, k5 l9 k- W*** Slew Rate ***
0 K0 P+ Y, e  ~* Z.tran 1n 2u *100u
*.measure tran UPSR DERIV v(vout) AT=0.5u
*.measure tran DNSR DERIV v(vout) AT=1.5u

.end

arsenal_he

You opamp is not rail2rail in or rail2rail out, and even for 1v application, still you need to decrease the vdsat of your current sources

e2000

看起來是你第二級那邊有問題，一般的摺疊疊接怎麼跑都沒有這問題
( a. c3 x$ j8 E0 K1 s: G- L不然試看看把把L調整一下，不知道你是不是因為要衝增益或是計算方便才把L調這麼大

dennishsu123

檢查一下bias ckt 的 vbiasp vbiasn 波形是否為一常數值

li202

VDD才1.2V,
8 u% B4 u$ f( U' \" Q" k) V輸出端又是class A, 怎麼能夠讓你跑rail to rail??
Vin能到0V也是大有問題,輸入端也不是rail to rail,
Vin=1.2V的相位失真應該是在輸出端, 因為早就失去它飽和區的操作~~
AC沒有問題是因為你的輸入偏壓點DC=0.6V,當然合乎她的工作範圍
用sweep的方式,DC=0~1.2V,你就會發現哪些偏壓點的相位失真了

這是新新手常出現的問題

Bookert0921

3 r# n0 t% O) u( T
我後來debug出來了，跟大家分享一下，以下先回應各位大哥的問題
期望可以學習到更多的東西

1 o4 \. F1 E( T! }) N. ]0 _0 p2 q% j  Z回應阿森納大
9 n. v; K  K2 H/ g' V5 u就算input不是rail to rail，其整體操作打0-VDD的方波在接成unity gain buffer還是可以達到應有的輸出
1 ~1 c7 n4 h8 `只是在那時並非操作在電晶體該存在的區域，所以速度會呈現像是e^-1次方緩慢成長而非線性增加
4 G  }" R+ x, n4 J- `# `, p以下圖為例，是一個PMOS input的two stage OP

當Vin+端為VDD時，電晶體關掉，而Vout逐漸上升
* n3 W& F9 c& T左邊Vin-那顆電晶體也逐漸關掉，但相較於右方輸入級接到的是絕對VDD的值
' N6 X" K9 r! L7 W+ [: F  G0 \左邊電晶體關掉但因為Vout還沒等於VDD所以subthrethold leakage會比右邊的大
, C" t: {1 O. n8 D- N' ^+ o最後逐漸將他充到接近VDD而完成一次buffer的操作

而輸出端是rail to rail吧！輸出為零時把下方NMOS壓到triode region輸出VDD時電流源自己triode
我之前在模擬一般的two stage OP和gain boosting OP時打方波進去都是OK的

回應e2000大
channel length是為了在低壓下實現出高增益的放大器
主要是因為之後要做的DAC大概估了一下gain error導致的nonlinearity而算
速度上的考量是還好，重要的是精確，所以當時才會以length為1下去做設計

Bookert0921

回應li202大
輸出端肯定是可以跑0-VDD的，雖說是class A操作，在大信號的操作下
仍然有辦法把電流源hold住或者把它全部導到地
6 g# d8 V! B4 E而針對你所說input DC位準在1.2V下其他電晶體會跌出saturation
我有不太一樣的看法，一般來說NMOS input，在意的是common mode的下限
" q$ L3 R# F0 a% ^: v* u而PMOS要注意的是common mode的上限，對NMOS input而言
& s7 ^' [$ b5 a, z只要操過那個點之後電路都會維持在saturation region
' A- |' F" E5 ?. g8 f( Y5 \而會改變的是電流源的drain端voltage，但那只會讓電流源更加的deep saturation
所以應該不會造成其他電晶體跌出saturation外
而輸入端rail to rail我在前面回應過阿森納大，我認為輸入不是rail to rail沒關係
9 X4 `; P, l+ W9 P4 B: d若有rail to rail的方波打進來，接成unity gain buffer後只要輸出可以rail to rail即可呈現

Bookert0921

後來這個暫態的問題我自己的發現是因為folded cascode這個獨特的架構
如同B. Razavi AIC的p.333和Martin的p.268，我把圖抓出來如下所式
8 k% k" `6 U$ h& _7 N當Iss>Ip時會潛在性的造成電路有不穩定的可能發生，我當初設計時有加入clamp transistor(圖上沒畫但code裡面有)
' m  Y" F9 w$ d, Y4 s; R6 p6 D3 C
但是因為folded那級的電流太小，以致於NMOS的drain端遭受很大的暫態
- H' W( ?$ S% h0 f% ^1 z所以我就加入.ic去看該點電壓在何時會導致不穩定，在將folded那一級的電流給加大
如同書上所講，當Iss=Ip似乎是個比較好的設計，這是我這次學習到的教訓

如果覺得小弟哪邊觀念不對，希望大家不吝指正
電路設計就是需要被大家教訓一下，才會刻苦銘心
以上，謝謝大家

semico_ljj

回復 17# Bookert0921
8 d  R! s% R! ~$ @9 o' y- `- g, V我觉得可能不是这个原因造成的！

chungming

your input command mode rage is 0 to Vdd - (Vsg1+Vdsat5)
output command mode range is Vdsat7 to VDD-Vdsat6

if this opamp is connected as unit gain buffer,
then the input & output command mode rage will be the same as vdsat7 to Vdd - (Vsg1+Vdsat5)
: V% ^' u9 N6 l" g: A
. l8 l! H3 I2 C, Q. \  xdon't trust simulation too much !
If you really want to design a real world opamp.

Bookert0921

謝謝chungming大的回應
8 K0 E8 z7 ]0 I, t6 ~可以請問一下，考慮上述in/out common mode的情況下
接成UGB為何在模擬上仍可從follow input的方波從0-VDD